Verilog刷题[hdlbits] ：Bcdadd100

最新推荐文章于 2024-04-19 19:13:01 发布

卡布达吃西瓜

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分类专栏： verilog 文章标签： fpga开发 verilog hdlbits

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题目：Bcdadd100

You are provided with a BCD one-digit adder named bcd_fadd that adds two BCD digits and carry-in, and produces a sum and carry-out.

为您提供了一个名为bcd_fadd的BCD一位数加法器，它将两个BCD数字相加并带入，并生成一个和和并带入。

module bcd_fadd (
input [3:0] a,
input [3:0] b,
input cin,
output cout,
output [3:0] sum );

Instantiate 100 copies of bcd_fadd to create a 100-digit BCD ripple-carry adder. Your adder should add two 100-digit BCD numbers (packed into 400-bit vectors) and a carry-in to produce a 100-digit sum and carry out.

实例化100个bcd_fadd副本以创建一个100位的BCD波纹进位加法器。您的加法器应该将两个100位的BCD数(打包成400位向量)和一个带入式相加，以产生一个100位的和并执行。

Hint…

提示……

An instance array or generate statement would be useful here.

实例数组或生成语句在这里很有用。

module top_module( 
    input [399:0] a, b,
    input cin,
    output cout,
    output [399:0] sum );
    
    reg [99:0] cout_t;
    
    bcd_fadd bcd_fadd_init_1(a[3:0],b[3:0],cin,cout_t[0],sum[3:0]);
    genvar i ;
    generate
        for(i=1;i<=99;i=i+1)begin:bcd_fadd
           bcd_fadd bcd_fadd_init_2(a[i*4+3:i*4],b[i*4+3:i*4],cout_t[i-1],cout_t[i],sum[i*4+3:i*4]);
        end
    endgenerate
    assign cout = cout_t[99];
endmodule