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原创 LPDDR6时序参数与原理详解(二):tRC,tWC

因此,为了保持数据的完整性,必须定期读取并恢复DRAM单元中存储的数据值,使其恢复到原始的电压水平,以防电荷衰减到无法识别的程度。刷新命令有两种:all bank refresh all bank和per bank refresh,图1展示了现代DRAM内存控制器使用的一种基本的“所有存储体并发刷新”命令(All-Banks-Concurrent Refresh),它通过一个刷新命令同时刷新所有存储体中。例如,在4Gb的DDR2 SDRAM设备中,行数是刷新命令数量的8倍。

2025-06-15 17:37:47 298

原创 LPDDR6时序参数原理与详解(一):tCAS、tCCD、tRAS和 tBURST

本文系统地介绍了LPDDR内存控制器命令的时序参数分类与原理。文章将命令划分为行访问、列读取、列写入和预充电四大类,从命令作用域(总线、Bank、芯片、数据)和时间维度进行解析。重点阐释了tRCD、tRAS、tRRD等行访问参数,tCAS、tCCD、tBURST等列读取参数,以及tCWD、tWTR等列写入参数的内在机理。特别指出LPDDR4/6引入BankGroup架构后时序参数的变化,如tRRD_S/L和tCCD差异化的设计考量。文章还结合预充电命令的三大功能,详解了tRP和tRC参数的意义。通过时序参数

2025-06-15 17:08:27 518

原创 verilog慢时钟采样快时钟单BIT信号

对于慢时钟采样快时钟,为了避免快信号已经变化,而慢时钟没有采样到的问题,通过将快信号进行【信号展宽】+【握手】的方式,在慢时钟上进行采样。对于快时钟采样慢时钟,往往采用打两拍+边沿检测的方法。......

2022-08-02 11:14:25 1656

原创 verilog编写3-8译码器/8-3编码器

代码】verilog编写3-8译码器/8-3编码器。

2022-08-01 21:02:31 2104

原创 verilog实现16bit超前进位加法器

这里把一个4位全加器当做一个1bit的来用,4个连在一起,通过一个cla_4实现超前进位。

2022-08-01 20:10:04 2618 1

原创 verilog实现4bit超前进位加法器

代码】verilog实现4bit超前进位加法器。

2022-08-01 17:42:06 873

原创 verilog使用1bit全加器实现4bit全加器【行波进位法】

行波加法器的电路图构成。

2022-08-01 16:14:00 2417

原创 2023秋招——海康威视海外技术支持

投递简历之后很快收到了回复邮件,让参加一个【在线测评】,在网上查了一下,类似于公务员的行测题。4部分题型:1.文字理解(考察主题、文字意思是否符合等) 2.图表解读(根据数据推算某个月的销售额,或变化趋势,某项的占比等)(一定要备好计算器!!!!!不要用手机计算器,太慢!!!!坑死人!!!!!)3.规律查找(考察图形变化规律)(大概是最难的一块了,前两个部分都很容易)4.性格测试(100道题,简单易懂很好答,按照你自己的性格来就好了)1-3这三个部分的每道题会有规定的限定时间(60s、75s),这三个部分有

2022-07-06 10:17:25 2335 4

空空如也

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