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RSS订阅原创 gitlab网站进行二次工程上传
gitlab网站进行二次工程上传首先要进入对应的本地目录。输入一下指令：git branch 显示如下：这里表示进入本地目录了。然后就是进入对应的分支，输入如下指令。git checkout +tab按键。显示如下：选择 不带origin前缀的分支，比如 patch-1。git checkout patch-1这个时候就会显示本地patch-1库和远端patch-1库建立了链接。然后将要上传的工程文件copy到当前目录下。输入一下指令；git add .git commit
2022-02-11 16:02:09
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转载 新U盘无盘符，格式化提示无权限的解决方案
问题描述：新U盘无盘符，格式化提示无权限 问题原因：U盘文件系统变成RAW，显示RAW文件系统的直接原因，是由于文件系统不被操作系统识别。 解决方案：计算机——管理——磁盘管理，选择U盘盘符，会发现文件系统变成RAW，右键格式化，根据所需选择NTFS或FAT32...
2022-01-18 13:11:30
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转载 Ubuntu安装和使用Vivado
目录 一：安装ncurses库 二：安装Ｖivado 三：安装驱动 四：重启电脑 五：启动Vivado 六：常用TLC命令 一：安装ncurses库 sudo apt install libncurses5 二：安装Ｖivado sudo ./xsetup 三：安装驱动 在安装目录/tools/Xilinx/Vivado/2018.3/data/xicom/cable_drivers/lin...
2022-01-10 09:09:56
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转载 Ubuntu零基础教学-Ubuntu20.04安装Git及使用，并上传代码至gitlab服务器
环境：Ubuntu20.04 前言： Ubuntu作为开发环境，也肯定需要做代码版本管理，于是git的使用时必不可能少的，那么，基于Ubuntu系统上，怎么搭建及使用git呢？ 在此，针对小白系列教学，bug菌专门开放了一个专栏，感兴趣的朋友可以关注《Ubuntu零基础教学》，bug菌做这么多只为一件事就是...
2022-01-05 09:56:22
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转载 打开Ubuntu18.04出现启动紫屏卡死不弹登录框问题
打开Ubuntu18.04出现启动紫屏卡死不弹登录框问题 解决方法如下： 1．让ubuntu进入grub高级模式 进入方法：重启虚拟机时按esc键进去，进到grub高级模式 2．按键盘↓键选择ubuntu高级选项 3．选择recovery mode 4．然后选择root shell会话, 这里输入你的root密码 5．编...
2021-12-29 17:51:06
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转载 最新 Xilinx vivado IP许可申请
最新 Xilinx vivado IP许可申请 xilinx的fpga使用vivado开发，zynq系列fpga的SOC开发成为主流，加快fpga开发，也进一步提高了fpga开发的灵活性。 xilinx提供很多ip核供开发者直接使用，开发快捷方便，但很多需要购买许...
2021-12-21 20:37:07
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转载 Vivado中debug用法
Vivado和ISE相比ChipScope已经大幅改变，很多人都不习惯。在ISE中称为ChipScope而Vivado中就称为in system debug。下面就介绍Vivado中如何使用debug工具。 Debug分为3个阶段： 1. 探测信号：在设计中标志想要查看的信号 2. 布局布线：给包含了debug IP的设计布局布线 3. 分析：上板看信号 一 探测信号 探测信号有2种方法一种是直接在HDL源代码中用（*mark_debug = “true”*）标...
2021-12-21 14:55:28
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转载 GitHUB上下载的project进行编译（以ADRV9009工程为列）
GitHUB上下载的project进行编译（以ADRV9009工程为列） huan09900990 2020-06-29 17:46:41 ...
2021-12-21 10:11:26
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转载 【 Vivado 】时钟组(Clock Groups)
Vivado会分析所有XDC约束时钟间的时序路径。通过set_clock_groups约束不同的时钟组(clock group)，Vivado在时序分析时，当source clock和destination clock属于同一个时钟组时，才会分析此时序路径；而source clock和destination clock属于不同时钟组时，则会略过此时序路径的分析。下面讲解一下set_clock_groups约束： ...
2021-12-21 10:08:03
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原创 VCS+VERDI独立仿真xilinx工程说明
VCS+VERDI独立仿真xilinx工程说明使用环境：ubutun系统+centos7虚拟机第一步：添加centos7虚拟机和ubutun系统共同的开发空间。将ubutun系统下的工程目录添加到centos7虚拟机中，如下图所示：虚拟机：VM–>setting–>option，添加在ubutun系统下的工程目录。第二步：在centos7系统下启动vivado，并打开share工作区的工程 ，然后导出simulation文件。(share工作区目录：/mnt/hgfs/jisheng
2021-12-13 16:37:02
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原创 OMNeT++安装教程
OMNeT++安装教程一、OMNeT软件及安装环境介绍OMNeT++（Objective Modular Network Testbed in C++）是一个免费的、开源的多协议网络仿真软件，在网络仿真领域中占有十分重要的地位。是近年来在科学和工业领域里逐渐流行的一种基于组件的模块化的开放的网络仿真平台。OMNeT++作为离散事件仿真器，具备强大完善的图形界面接口，主要应用于无线通信网络和有线通信网络建模、协议仿真建模、排队网络建模、多处理器和分布式硬件系统建模、硬件体系结构验证、评估复杂软件系统多方面
2021-09-14 22:40:56
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原创 基于FPGA的简化RISC_CPU设计
基于FPGA的简化RISC_CPU设计一、 RISC各个子模块的设计CPU即中央处理器，是计算机内部负责信息处理及内存资源管理的核心部件。其主要的功能有取指令、分析指令、执行指令。RISC即精简指令集计算机(Reduced Instruction Set Computer)是目前CPU主流架构之一。下面就详细的介绍一个简化的RISC_CPU的实现过程。RISC_CPUZ主要由11个基本部件组成，分别为：时钟发生器、指令寄存器、累加器、ALU算术逻辑运算单元、数据控制器、状态控制器、程序计数器、地址多路
2021-07-10 17:21:52
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原创 riffa架构的IP制作
zynq系列FPGA的riffa架构搭建及IP的创建开发环境：windows10，软件：vivado2018.2，开发板：zc706创建riffa工程如下图所示：创建工程后下载用于创建riffa架构的源代码，下载网址为：https://github.com/KastnerRG/riffa。下载后的文件如下图所示：其中C/C++文件里为所使用的上位机代码；driver文件里面是riffa架构的驱动程序；fpga文件夹里面为后续搭建riffa架构所需要的verilog代码。建立好vivado工
2021-03-25 19:08:05
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原创 基于AXI4的读控制器代码的撰写-以aurora8b/10b的IP应用为例
基于AXI4总线协议的读控制器Verilog代码的撰写。以aurora8b/10b的应用为例。如下图所示为8B/10B的ipcore。这里我们创建AXI4总线外设，从ddr内存中读取数据，并传送给aurora8b/10b，然后通过光纤穿送出去。此处可以看到需要设计三个信号，s_axi_tx_tdata,s_axi_tx_tready,s_axi_tx_valid，包括输入时钟和复位信号。此处，我们通过vivado自带的创建AXI4外设的功能，创建一个AXI4 peripheral模板，如下图所示。
2021-03-19 15:45:28
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原创 ZYNQ系列FPGA设计中如何利用各类IP核的sharelogic资源实现自定义功能
以aurora8b/10b和xdma两个ip核心来举例如何去处理sharelogic代码的改写。首先建立工程，并在bd设计中添加两个对应的IP核心，在sharedlogic一栏中选中include shared logic in example design。如下图所示设置完毕后点击ok回到bd设计界面，此时需要调用官方的example design 分别选中IP核 右击打开open ip example design。选好目录此时在原工程文档中就是有带有ex尾缀的文档，打开文档后，里面的impor
2021-03-17 19:27:21
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原创 XILINX aurora8b/10b IPcore的测试程序和仿真案例
XILINX aurora8b/10b IPcore的测试程序和仿真案例该案例主要是编写aurora8b/10b IP核心的外围驱动程序来完成对IP核心的测试，以便更好的掌握aurora8b/10b这个IPcore的使用。实验条件：windows10，sublime3，vivado2019.2，modelsimSE-64 10.7第一步：打开vivado2019.2 创建工程，并打开IP Catalog 搜索并选择aurora8b/10b这个IPcore 双击进如设计页面。如下所示：此处选择全双工
2021-03-15 13:50:13
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原创 Sublime Text3 关于Verilog配置
Sublime Text3 关于Verilog配置首先安装语法编译检查插件 iverilog-10.1.1-x64-setup.exe直接以管理员的身份安装，安装界面如下：下一步下一步：下一步：下一步下一步在cmd提示行中输入iverilog显示如下，即安装成功。下面我们来安装Sublime Text 3：按照网上的安装破解即可。...
2020-07-15 21:27:53
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原创 基于xilinx公司ZC706开发板的XDMA_PCIE接口设计。
基于xilinx公司ZC706开发板的XDMA_PCIE接口设计。笔者主要是以自己的亲身经历介绍自己初学PCIE接口时的一些经验和碰到的一些问题。开发环境：vivado2017.4；台式机电脑（含有PCIE接口）一台；ZC706可开发板一块首先，拿到xilinx的ZC706开发板后，第一步要先熟悉整个开发板的各个功能模块，知道自己需要使用的是开发板的哪个模块。第二步的基本工作是去xilinx公司的官网上下载官方GPIO_PCIE的程序，先把整个硬件搭建起来，确认程序加载和调试整个流程没有问题，保证后期
2020-05-18 10:18:50
3591
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pcie_dma_5.12.rar
2020-05-18
空空如也
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