Verilog中reg型与wire型区别

最新推荐文章于 2024-06-03 16:33:45 发布
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分类专栏： # FPGA基础知识 文章标签： fpga开发 单片机 嵌入式硬件
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从以下方面区别

赋值语句

连续赋值语句

wire型数据只能被assign赋值，用以指定的组合逻辑信号。
如： assign b = a；
表达式右侧的计算结果可以立即更新到左侧，所以wire型数据需要持续的驱动，给wire型信号a逻辑值相当于通过导线。例：在组合逻辑电路中定义内部信号为wire型。

过程赋值语句

reg型一般在always initial过程语句中
即使always*(a or b or c)敏感列表是此种类型,变量仍是reg型，综合出来为组合逻辑

输入输出

由于模块间的例化，对于输入信号，连接的上一级输出是组合逻辑输出还是寄存器输出(可由wire型/reg型驱动)，所以对于当前模块来说是wire型；而输出端口只能驱动wire型，自己决定是组合逻辑输出还是寄存器输出。

综合

wire型变量

综合出来是一根导线，用来连接电路，这时易理解它没有驱动能力，不能存储值

reg型变量

reg型可综合成register(边沿触发)对应触发器,latch(电平触发)对应锁存器,wire(作为中间变量)

仿真文件

待仿真文件输入类型信号需在仿真文件中设置为reg型；
待仿真文件输出类型信号需在仿真文件中设置为wire型；
可以这样理解：待仿真文件相当于一个黑盒，对黑盒进行测试，所以输入信号在仿真文件为reg型【数据源不断产生数据流】，输出信号在仿真文件中为wire型。
同时也说明待仿真文件的输入信号为wire型【双向端口】，输出信号为reg型

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专栏目录
reg类型变量综合电路_Verilog中 reg和wire 用法和区别以及always和assign的区别
weixin_34707242的博客
12-23 2657
1、从仿真角度来说，HDL语言面对的是编译器，相当于使用软件思路，此时：wire对应于连续赋值，如assign；reg对应于过程赋值，如always，initial；2、从综合角度，HDL语言面对的是综合器，相当于从电路角度来思考，此时：wire型变量综合出来一般情况下是一根导线。reg变量在always中有两种情况：(1)always @(a or b or c)形式的，即不带时钟边沿的，综合出...
Verilog语言中wire与reg的区别以及inout使用
05-04
Verilog语言中wire与reg的区别以及inout使用
Verilog中-reg和wire-用法和区别以及always和assign的区别.pdf
09-27
非常好用的总结，Verilog中-reg和wire-用法和区别以及always和assign的区别
Verilog中的wire和reg区别
pofenglangguayunfan的专栏
12-27 1951
首先Verilog中物理数据可以分为线型和寄存器型，在数据定义的时候我们容易混淆。在这里我们一wire和reg为区别讨论它们的区别。 主要讨论几大区别： 一.reg相当于寄存器，wire相当于物理连线。。。。 二.reg寄存器保持最后一次赋值，但是wire却需要连续的驱动。。 三.输入端口可以是wire/reg驱动，但输入端只能是wire。输出端只能是wire驱动，但输出端口可以是wire
Verilog中wire与reg类型的区别
qq_28284627的博客
11-21 9542
verilog：：wire与reg类型的区别
verilog中wire和reg类型的区别
耐心的小黑的博客
09-21 9434
一、基本概念 wire型数据常用来表示以assign关键字指定的组合逻辑信号，模块的输入输出端口类型都默认为wire型，wire相当于物理连线，默认初始值是z。 reg型表示的寄存器类型，用于always模块内被赋值的信号，且必须定义为reg型，代表触发器，常用于时序逻辑电路，reg相当于存储单元，默认初始值是x。 二、深入理解 1、从仿真角度来说，HDL语言面对的是编译器，相当于使用软件思路，此时： wire对应于连续赋值，如assign； reg对应于过程赋值，如always，initial；
Verilog中reg和wire的区别
qq_41806211的博客
06-21 1万+
Verilog中reg和wire的区别 wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。 reg表示一定要有触发，输出才会反映输入的状态。 reg相当于存储单元，wire相当于物理连线。reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应。 两者的区别是：寄存器型数据保持最后一次的赋值，而线型数据需要持续的驱动。wire使用在连续赋值语句中，而reg使用在过程赋值语句（initial ，always）中。wire若无驱动器连接，其值为z，reg
veriog中wire与reg型的差异
08-06
Verilog 中 Wire 与 Reg 型的差异 Verilog 是一种硬件描述语言，用于描述数字电路的行为。它有两个基本的数据类型：Wire 和 Reg。本文将对 Verilog 中 Wire 和 Reg 型的差异进行详细介绍。 一、Wire 型 Wire 型是...
Verilog 中的 reg 与 wire 区别解析
"该资源是北京航空航天大学EDA实验室夏宇闻教授关于Verilog HDL设计方法的讲解，重点讨论了Verilog中reg与wire类型的差异，并结合数字信号处理、计算、算法、编程语言和硬件逻辑等多个领域进行了深入的阐述。...
verilog编程语言中wire与reg的区别
03-14
Verilog 编程语言中 wire 与 reg 的区别 Verilog 编程语言中，wire 和 reg 是两个基本的变量类型，但初学者经常混淆这两个变量类型的区别。下面我们将从仿真和综合两个角度来讨论 wire 和 reg 的区别。 从仿真的...
Verilog 中 wire 和 reg 数据类型区别
坚持
12-17 2万+
两者差别很大，完全不能取消。 在Verilog中，wire永远是wire，就是相当于一条连线，用来连接电路，不能存储数据，无驱动能力，是组合逻辑,只能在assign左侧赋值，不能在always @ 中赋值； 但reg可以综合成register，latch，甚至wire(当其只是中间变量的时候)，可以用于组合逻辑或者时序逻辑，能存储数据，有驱动能力，在always @模块表达式左侧被赋值。 两
[转载]Verilog中reg和wire类型的区别
abitnervous的博客
10-11 579
学习
Verilog中reg和wire的区别总结
最新发布
YprgDay的博客(Yuan make progress everyday)
06-03 420
Verilog中reg和wire的区别总结。
萌新食用：Verilog中wire和reg数据类型的区别
HFUTxyg的博客
12-01 2971
萌新食用：Verilog中wire和reg数据类型的区别 最近恰好在学习数电相关知识扯到Verilog中的wire与reg类型数据的区别： 总的来说，其实就一句话：wire相当于物理连线，而reg相当于存储单元。 下面简单叙述一下具体差别： （1）在基本概念上的差别 wire型数据常用来表示以assign关键字指定的组合逻辑信号，模块的输入输出端口类型都默认为wire型，默认初始值是z。 reg型表示的寄存器类型，用于always模块内被赋值的信号，必须定义为reg型，代表触发器，常用于时序逻辑电路，默认初
Verilog学习之wire类型与reg类型的区别
一个默默无闻的小程序员的博客
07-04 5222
在本篇文章中，我粗浅的发表了一些我对 wire 类型和 reg 类型的理解。在我看来，wire 类型（线网类型）表示的是直通，也就是一根线，一头连接的是输入，一头连接的是输出；而 reg 类型（寄存器类型）表示的是存储单元，它会一直保持原有的数据即默认值x（未知状态），直到相应的触发信号产生，输出才会变化。......
Verilog中wire和reg的区别
KS的博客
11-08 635
reg型表示的寄存器类型，用于always模块内被赋值的信号，必须定义为reg型，代表触发器，常用于时序逻辑电路，reg相当于存储单元，默认初始值是x（未知状态）。wire型数据常用来表示以assign关键字指定的组合逻辑信号，模块的输入输出端口类型都默认为wire型，wire相当于物理连线，默认初始值是z（高组态）。(b) always后的敏感表中是（posedge clk）形式的，也就是带边沿的，综合出来一般是时序逻辑，会包含触发器（Flip－Flop）（1）wire型变量综合出来是一根导线。
Verilog基本语法之wire和reg
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04-27 2万+
Verilog基本语法之wire和reg Verilog语法之多，初期学习我们只需要掌握常用的语法就OK了，今天谈谈数据类型：wire和reg ①wire：线型 ②reg：寄存器型 ...
verilog HDL中wire和reg的区别
qq_36613247的博客
08-17 696
verilog HDL中wire和reg的区别 wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。 reg表示一定要有触发，输出才会反映输入的状态。 reg相当于存储单元，wire相当于物理连线。reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应。 两者的区别是：寄存器型数据保持最后一次的赋值，而线型数据需要持续的驱动。wire使用在连续赋值语句中，而reg使用在过程赋值语句（initial ，always）中。wire若无驱动...
Verilog中Wire 和 Reg 的区别
crjmail的博客
04-26 1786
wire 和reg是Verilog程序里的常见的两种变量类型，他们都是构成verilog程序逻辑最基本的元素。正确掌握两者的使用方法是写好verilog程序的前提。但同时，因为他们在大多数编程语言中不存在，很多新接触verilog语言的人并不能很清楚的区别两种变量的不同之处。这里简单对他们做一个比较，方便在编程时区别使用。 功能和状态 Wire主要起信号间连接作用，用以构成信号的传递或者...
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