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Verilog
文章平均质量分 77
骑神马驾浮云
这个作者很懒,什么都没留下…
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Verilog中阻塞赋值与非阻塞赋值的区别及适用条件
二者区别:阻塞(=)和非阻塞(<=)赋值的本质区别:阻塞:在本语句中“右式计算”和“左式更新”完全完成之后,才开始执行下一条语句;非阻塞:当前语句的执行不会阻塞下一语句的执行。先举一个阻塞赋值的例子: always @(posedge Clk) begin C1 = D; C2 = C1; C3 = C2; endalways语句块对Clk的上升沿敏感,当发生Clk 0~1的跳变时,执行该always语句。原创 2022-01-27 18:04:39 · 19679 阅读 · 0 评论 -
Verilog中组合逻辑与时序逻辑的区别
根据逻辑电路的不同特点,数字电路可以分为:组合逻辑和时序逻辑 组合逻辑 组合逻辑的特点是任意时刻的输出仅仅取决于该时刻的输入,与电路原本的状态无关,逻辑中不牵涉跳变沿信号的处理,组合逻辑的verilog描述方式有两种: (1)always @(电平敏感信号列表)或者always @ * always模块的敏感列表为所有判断条件信号和输入信号,但一定要注意敏感列表的完整性。在always 模块中可以使用if、case 和for 等各种RTL 关键字结构。由于...转载 2022-01-26 16:28:13 · 20635 阅读 · 2 评论