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原创 FPGA实战篇（三）UART通信3

FPGA基础程序学习第二节 UART通信回环//判断接收完成信号，并在串口发送模块空闲时给出发送使能信号always @(posedge clk or negedge rst_n) beginif (!rst_n) begintx_ready <= 1’b0;send_en <= 1’b0;send_data <= 8’d0;endelse beginif(recv_done_flag)begin //检测串口接收到数据tx_ready <= 1’b

2022-05-06 11:31:49 326 1

原创 FPGA实战篇（二）UART通信2

FPGA基础程序学习第二节 UART通信串口发送模块在程序的 59 行，我们将 tx_flag 提前 1/16 个停止位拉低，是为了确保发送模块发送数据的时间略小于接收模块接收数据的时间，否则当连续传输大量数据时，发送数据的时间会不断累积，最终导致在做串口环回实验时丢失数据。尽管串口发送数据只是接收数据的反过程，理论上在传输的时间上是一致的，考虑到我们模块里计算波特率会有较小的偏差，并且串口对端的通信设备(如电脑等)收发数据的波特率同样可能会出现较小的偏差，因此这里为了确保环回实验的成功，这

2022-05-05 15:11:13 302

原创 FPGA实战篇（二）UART通信

FPGA基础程序学习第二节 UART通信顶层时钟频率 CLK_FREQ 与串口波特率 UART_BPS，使用时根据系统需求设置。在模块例化时将这个变量传递到串口接收与发送模块中，从而实现不同速率的串口通信。接收、发送、回环三大模块顶层接收模块信号定义，写程序要前有清晰的认识，理清楚逻辑，分成多段写程序，更加清晰，注意注释的书写。//数据接收完毕后给出标志信号并寄存输出接收到的数据always @(posedge clk or negedge rst_n) beginif (

2022-04-29 16:52:56 444

原创 FPGA实战篇（一）

FPGA基础程序学习第一节点亮LED自动闪烁程序逻辑端口设计信号名方向管脚端口电平标准sys_clk input U18 时钟，50MHz LVCMOS33sys_rst_n input J15 复位键，低有效 LVCMOS33led[0] output J18 PL_LED0 LVCMOS33led[1

2022-04-28 16:02:24 404

原创 FPGA初学者（9）

数字电路思想篇方案精细设计方案是编写代码的前提，复杂的项目没有方案，无法写出代码。方案必须达到能指导编码的阶段，其中包括：功能描述、架构实现、表现描述、模块划分、模块实现细节和时序描述、接口描述等。有几点建议：方案细化到 always 块；模块实现细节描述清楚；重点电路和复杂电路时序要在编码前画出；有架构和模块划分描述；包括资源占用的评估报告。模块划分复杂系统一般由多模块完成，若模块划分不合理，会出现模块间耦合太多，导致系统不健壮和不清晰，易出问题，且系统接受新需求能力不强。模块划

2022-04-28 09:53:32 160

原创 FPGA初学者（8）

数字电路实用篇第三章 FIFO简介FIFO本质IFO 包括同步 FIFO 和异步 FIFO 两种，同步 FIFO 有一个时钟信号，读和写逻辑全部使用这一个时钟信号，异步 FIFO 有两个时钟信号，读和写逻辑用的各种的读写时钟，FIFO 与普通存储器 RAM 的区别是没有外部读写地址线，使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加 1 完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。 FIFO 本质上是由 RAM 加读写控制逻辑构成的

2022-04-26 17:11:49 301

原创 FPGA初学者（7）

数字电路实用篇第二章 RAM简介真双端口 RAM 设计真双端口 RAM 指的是有两个独立的读写口，就是有两组数据线和地址线，一组是读或者写数据线，另外一组也是读或者写数据线，同一个时刻两个端口可以同时访问，两个端口可以是读和读，也可以是写和读，还可以是写和写。wea ：输入端口A的写使能信号，一般高电平有效；ena：输入端口A的使能信号，一般高电平有效；addra：输入端口A的RAM的地址信号，由外部输入，地址位宽决定了 RAM 的最大深度，比如地址为4，则 RAM 最大深度是16；din

2022-04-25 09:30:48 727

原创 FPGA初学者（6）

数字电路实用篇第二章 RAM简介伪双端口 RAM 设计伪双端口 RAM 有两个读写端口，但是一个端口只能读，一个端口只能写。一般 FIFO 设计中都是使用的伪双端口 RAM。伪双端口 RAM 指的是有两个读写口，就是有两组数据线和地址线，一组是写数据线，一组是读数据线，同一个时刻写和读可以同时访问。从 Xilinx 伪双端口 RAM 的端口信号我们也可以看出，伪双端口 RAM 读写要控制的主要的端口都是写使能、读使能、写数据、写地址、读地址和读数据RAM 读延迟，就是 RAM 发起读，然后读数

2022-04-24 14:53:26 527

原创 FPGA初学者（番外）

数字电路实用篇番外简述FIFO与RAM区别在学习过RAM后，还会接触到FIFO，FIFO 也是用来存储数据的，所以通常人们都会有一个疑问， RAM 和 FIFO 有啥区别？这里做一个简述：区别一RAM 是指有地址线、数据线和使能的存储单元，可以通过地址对任意地址进行读写访问。FIFO 也是一个端口只读，另一个端口只写。FIFO 与伪双口 RAM 的区别在于，FIFO 为先入先出，没有地址线，不能对存储单元寻址；而伪双口 RAM 两个端口都有地址线，可以对存储单元寻址；区别二使用场景不一样，FI

2022-04-23 16:03:39 210

原创 FPGA初学者（5）

数字电路实用篇第二章 RAM简介RAM 是存储器分类的一个分支，属于静态存储器，RAM 是逻辑设计中非常重要的一个特性，RAM 一般包括单端口 RAM，伪双端口 RAM ，真双端口 RAM 。单端口 RAM只有一个读写口，同一个时刻只能发起读或写，伪双端口 RAM 设计一个端口只能读，一个端口只能写，真双端口 RAM 设计每个端口都可以进行读或者写操作，特点是容量相对不是很大，速度非常高，掉电数据丢失。单端口 RAM 设计单端口 RAM 指的是只有一个读写口，就是只有一组数据线和地址线，就是读和写

2022-04-23 15:58:16 475

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