FPGA初学者（3）

数字电路基础

第一章 时序逻辑电路和组合逻辑电路

时序逻辑

时序电路是有记忆功能的， 它在任何时刻的输出，不仅与该时刻的输入信号有关，而且还与该时刻以前的输入信号有关。

从上图时序逻辑图可看出，时序逻辑由组合逻辑和存储逻辑构成，组合逻辑将完成输入到输出的逻辑处理，处理的结果同时会进入存储逻辑里面存储下来，等到下一个时刻再和输入的信号做逻辑处理，得到最终的处理结构。
时序逻辑的存储电路一般由锁存器、触发器和寄存器构成。

锁存器

锁存器（latch）是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值；当锁存器处于使能状态时，输出才会随着数据输入发生变化。锁存器不同于触发器，锁存器在不锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓存器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。因此锁存器也称为透明锁存器，指的是不锁存时输出对输入是透明的。

D 锁存器的特性表

D 锁存器的波形图

触发器

触发器（flipflop）是边沿敏感的存储单元，数据存储的动作由某一信号的上升或者下降沿进行同步的；根据逻辑功能，触发器一般包括 RS 触发器、JK 触发器、D 触发器、T 触发器和 T’触发器。

D 锁存器的逻辑符号

D 锁存器和 D 触发器的波形对比图

寄存器

寄存器（register）是用来暂时存放参与运算的数据和运算结果。在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。

计数器

计数器是逻辑设计中常用的一个时序电路器件，由寄存器和加法器组成，通常用来实现精确的计时、分频控制和各种协议的接口时序。