FPGA初学者（4）

数字电路实用篇

第一章 信号的边沿检测

信号得边沿检测是指在电路中对一个信号的上升沿或者下降沿进行检测，如果发现此时的信号正好处于上升或下降边沿则给出一个信号进行显示，通常分为上升沿检测电路、下降沿检测电路和双沿检测电路。
在实际的项目中进行逻辑设计，检测信号的跳变是十分常见的，当一个信号发生跳变，则给出一个指示，进而触发其他的动作也是常见的设计思路。

上升沿检测

检测信号由 0 变 1 的过程，就是上升沿检测电路，

上升沿检测电路
a 信号周期的信号，想得到 a 信号的上升沿A信号，可以看出A 信号是一个持续 1 个时钟周期的脉冲信号，那么如果我们把 a 信号寄存一拍，得到 a_delay 信号，我们再用 a 信号和 a_delay 取反再相与，可以得到一个持续 1 个时钟周期的脉冲信号，这个 A信号就是 a 的上升沿指示信号。

下降沿检测

下降沿检测电路
a 信号周期的信号，想得到 a 信号的下降沿A信号，可以看出A 信号是一个持续 1 个时钟周期的脉冲信号，那么如果我们把 a 信号寄存一拍，得到 a_delay 信号，我们再用 a_delay信号和 a取反再相与，可以得到一个持续 1 个时钟周期的脉冲信号，这个 A信号就是 a 的下降沿指示信号。

双沿检测

双沿检测电路
a 信号周期的信号，想得到 a 信号的上升沿和下降沿A信号，A信号刚好是 a 和 a_delay信号不同的地方为高电平，也就是 a 和 a_delay 异或的结果就是 A信号，这个信号在 a 的上升沿持续一个时钟周期，然后在 a 的下降沿后又持续一个时钟周期。

程序设计

module edge_test
(
input clk , // 系统时钟
input rst_n, // 复位，高有效
input a ,
output A1 , // 上升沿
output A2 , // 下降沿
output A3 // 双沿
);
reg a_delay ;

always @ (posedge clk or negedge rst_n ) begin
if (rst_n)
a_delay <= 1’b0 ;
else
a_delay <= a ;
end

assign y1 = a & ( ~a_delay ) ;
assign y2 = ~a & a_delay ;
assign y3 = a ^ a_delay ;

endmodule