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RSS订阅原创 【Vivado使用误区与进阶】读懂用好 Timing Report
http://blog.sina.com.cn/s/blog_80344b520102vpxj.html赛灵思电子Xilinx的博客【Vivado使用误区与进阶】读懂用好 Timing Report
2021-06-08 09:53:50
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原创 Xilinx FPGA 未使用pin 状态约束
默认拉低：set_property BITSTREAM.CONFIG.UNUSEDPIN Pulldown [current_design]默认拉高：set_property BITSTREAM.CONFIG.UNUSEDPIN Pullup [current_design]悬空： set_property BITSTREAM.CONFIG.UNUSEDPIN Pullnone [current_design]
2021-04-16 20:03:11
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原创 verilog状态机跳转不正常
遇到状态机跳转不正常在state_idle 状态时，满足g_trig_dsb为1 ，但并不跳转至state_alone。 state_idle: begin if(g_trig_dsb) begin next_state = state_alone; end if (~chi_prepack_fifo_empty||~chq_prepack_fifo_empty) begin next_state =
2021-01-12 11:48:47
2904
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转载 CentOS7 make: *** /lib/modules/3.10.0-327.el7.x86_64/build: 没有那个文件或目录
https://www.cnblogs.com/beixiaobei/p/9041143.html
2021-01-07 22:37:49
1456
原创 lmk04821 0-delay模式输出时钟相位有差异解决方案
项目场景：通过PXIe时钟触发槽插件经PXIe_DSTARA扇出62.5MHz时钟至外设槽。外设槽需经过LMK04821将该时钟去抖，扇出62.5MHz时钟给FPGA解码使用。问题描述：两个外设槽的板卡，去抖后的时钟相位存在两种情况，一种为相位一致，另一种为相位相反（差8ns）。此时LMK04821使用0_delay模式。原因分析：因为0_delay 回环时钟为DCLK8，该时钟被产生为125MHz，所以在同步时，62.5MHz与相位对齐，但是有两种可能性。解决方案：DCLK8时钟改为6
2020-12-29 11:14:23
2395
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原创 lmk04821 0-delay模式配置
项目场景：使用lmk04821，希望实现输出时钟相位与输入时钟有确定性相位关系，此时可以使用0-delay 模式问题描述：0-delay模式使用时，发现输出时钟仅有回环的DCLK6/DCLK8相位确定。原因分析：其他时钟需要sync信号对齐进行同步。解决方案：在实现0-delay后，对sync信号进行拉高再拉低，产生sync脉冲，实现输出同步。24'h0143_B1,24'h0143_91,24'h0144_FF,24'h0139_02...
2020-12-29 11:05:04
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原创 Xilinx AXI Crossbar相关调试记录
Xilinx AXI Crossbar相关调试记录本文记录在使用Xilinx AXI Crossbar IPcore现象** AXI Crossbar IPcore设置如下**使用AXI Crossbar 作为XDMA的AXILite接口的转接模块，调用了11个Master interfece。但是在对相应AXILite地址进行读写寄存器时，发现M10_AXI对应地址无法读写，读出数据为0xdec0de1c。特此记录，原因有待后续查明。...
2020-12-17 21:41:45
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原创 Xilinx FIFO相关调试记录
Xilinx FIFO相关调试记录本文记录在使用Xilinx FPGA时遇到的FIFO现象记录1同步fifo设置如下因为project中使用了fifo的empty信号，但是发现empty在wr_en后3个时钟周期后才会拉低，在rd_en的下一周期直接拉高。所以在之后使用empty时，应注意此现象。......
2020-12-17 20:57:31
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空空如也
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