【FPGA入门九】状态机实验

已于 2024-12-19 19:23:02 修改
阅读量2.6k 收藏 9
点赞数 3
分类专栏： FPGA 文章标签： fpga开发
于 2022-05-02 15:21:16 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_45659777/article/details/124539082
版权
本文详述了FPGA入门者如何通过Verilog实现两种状态机：测试过程状态机和检测10010串的状态机。实验涉及新建工程、设计计时器与状态机模块、编译及硬件测试等步骤，通过状态图和具体代码展示状态机的切换逻辑。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

文章目录

    • 一.实验任务
    • 二.实验过程
      • 1.测试过程状态机
        • ①新建工程
        • ②设计计时器模块Verilog HDL文件
        • ③设计状态机切换模块Verilog HDL文件
        • ④设计顶层模块Verilog HDL文件
        • ⑤编译
        • ⑥查看RTL门级电路
      • 2.检测10010串的状态机
        • ①状态图
        • ②新建工程
        • ③设计按键消抖模块Verilog HDL文件
        • ④设计状态机模块Verilog HDL文件
        • ⑤设计顶层模块Verilog HDL文件
        • ⑥编译
        • ⑦查看RTL门级电路
        • ⑧绑定引脚
        • ⑨硬件测试
    • 三.总结

一.实验任务

1、根据以下描述功能用verilog编写一段代码，并用状态机来实现该功能。
（1）状态机：实现一个测试过程，该过程包括启动准备状态、启动测试、停止测试、查询测试结果、显示测试结果、测试结束返回初始化6个状态；用时间来控制该过程，90秒内完成该过程；
（2）描述状态跳转时间；
（3）编码实现。

2、画出可以检测10010串的状态图, 并用verilog编程实现之。

二.实验过程

1.测试过程状态机

思路：

由题意可知，该状态机共有6种状态，属于有限状态机，需要在90s内完成6个状态的切换，平均给每个状态15s时间。通过一个计时器，每到15s，状态机的状态就切换一次，利用case语句实现。

①新建工程

新建一个fsm文件夹，该文件夹下包含以下文件夹
在这里插入图片描述
打开Quartus软件，新建工程，将该工程保存在新建的fsm的prj文件夹下
在这里插入图片描述
选择空项目
在这里插入图片描述
选择芯片
在这里插入图片描述
选择仿真工具
在这里插入图片描述
工程信息如下：
在这里插入图片描述

②设计计时器模块Verilog HDL文件

time_count.v

//15s脉冲信号
module time_count(
	input wire clk,   //时钟，50MHZ                        
	input wire rst_n, //复位信号，下降沿有效，negative
	
	output wire sec_15//15s输出一个脉冲信号             
);

parameter MAX_NUM = 30'd749_999_999;//记最大数15s,750_000_000次
reg [29:0] cnt_15;//计数寄存器
reg sec_15_r;

//0.5s计时器
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)begin
		cnt_15 <= 25'd0;
	end
	else if(cnt_15 == MAX_NUM)begin
		cnt_15 <= 25'd0;	
	end
	else begin
		cnt_15 <= cnt_15 + 1'd1;
	end
end

//0.5s脉冲信号
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)begin
		sec_15_r <= 1'b0;
	end
	else if(cnt_15 == MAX_NUM)begin
		sec_15_r <= 1'b1;
	end
	else begin
		sec_15_r <= 1'b0;
	end
end

assign sec_15 = sec_15_r;//当右边改变，立马赋值给左边 assign和always并行

endmodule
③设计状态机切换模块Verilog HDL文件
module fsm(
	input                  clk,
	input                  rst_n,
	input  wire 			  sec_15
);

reg [2:0] cstate;               //现态
reg [2:0] nstate;               //次态

//状态划分
localparam state_ready 		 = 0;      //启动准备状态
localparam state_start 		 = 1;      //启动测试 
localparam state_stop 		 = 2;      //停止测试
localparam state_query 		 = 3;      //查询测试结果
localparam state_display 	 = 4; 		//显示测试结果
localparam state_initialize = 5; 		//初始化

//第一段：现态跟随次态，时序逻辑，非阻塞赋值
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		cstate <= state_initialize;//复位键被按下，当前状态设置为初始化
	else
		cstate <= nstate;          //下一次状态赋值给当前状态
end
		
//第二段：组合逻辑，阻塞赋值
always@(*)begin
	if(!rst_n)
		begin
			nstate = state_initialize;
		end
	else
		case(cstate)
			state_initialize: begin
								if(sec_15 == 1'b1)            //该状态持续时间为1s，1s后，下一次状态更改为led1亮
									nstate = state_ready;
								else
									nstate = state_initialize;
							end
			state_ready: begin
								if(sec_15 == 1'b1)
									nstate = state_start;
								else
									nstate = state_ready;
							end
			state_start: begin
								if(sec_15 == 1'b1)
									nstate = state_stop;
								else
									nstate = state_start;
							end
			state_stop: begin
								if(sec_15 == 1'b1)
									nstate = state_query;
								else
									nstate = state_stop;
							end
			state_query: begin
								if(sec_15 == 1'b1)
									nstate = state_display;
								else
									nstate = state_query;
							end
			state_display: begin
								if(sec_15 == 1'b1)
									nstate = state_initialize;
								else
									nstate = state_display;
							end
			default:    ;
      endcase
end
endmodule
④设计顶层模块Verilog HDL文件
module top_fsm(
	input wire clk,
	input wire rst_n
);

wire sec_15;//将两个模块的信号连接起来

//例化计时器模块
time_count inst_time_count(
.clk    (clk   ),//时钟，50MHZ                  
.rst_n  (rst_n ),//复位信号，下降沿有效，negative
                     
.sec_15 (sec_15) //15s输出一个脉冲信号          
);

//例化状态机模块
fsm inst_fsm(
.clk    (clk   ),//时钟，50MHZ                 
.rst_n  (rst_n ),//复位信号，下降沿有效，negative
.sec_15 (sec_15) //15s脉冲信号              
);              

endmodule
⑤编译

在这里插入图片描述

⑥查看RTL门级电路

在这里插入图片描述

2.检测10010串的状态机

思路：

使用按键KEY1和KEY2分别代表0和1，这里要使用按键消抖，可以参考我的另一篇博客中的按键消抖【FPGA入门四】按键消抖+蜂鸣器
通过有限的6个状态进行切换，当识别到数字串10010时，LED闪烁2s。

①状态图

在这里插入图片描述

②新建工程

新建工程文件夹
在这里插入图片描述
创建工程，保存到上述文件夹
在这里插入图片描述
选择空项目
在这里插入图片描述
选择芯片
在这里插入图片描述
选择仿真工具
在这里插入图片描述
工程信息
在这里插入图片描述

③设计按键消抖模块Verilog HDL文件

key_debounce.v

module key_debounce(
	input  wire  clk,
	input  wire  rst_n,
	input  wire  key,
	
	output reg   flag,               //判断抖动是否消除的标志信号，0为抖动，1为抖动结束
	output reg   key_value           //消抖后稳定的按键值给到蜂鸣器模块和LED模块
);

//定义20ms延迟计数器,0.2s,1_000_000次
reg [19:0] delay_cnt;

//寄存依次key的值用来判断按键是否消抖成功
reg key_reg;

//按下按键20ms延时计数器
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		begin
			key_reg <= 1'b1;                        //复位信号，设置按键无效
			delay_cnt <= 1'b0;                      //计数器设置为0
		end
	else
		begin
			key_reg <= key; 
			if(key_reg ^ key)            //当这一次key值和上一次key值不一样，证明正在抖动
				delay_cnt <= 20'd1_000_000;          //延迟时间20ms
			else if(delay_cnt > 0)
				delay_cnt <= delay_cnt - 1;          //没有抖动，开始20ms倒计时
			else
				delay_cnt <= 1'b0;                  
		end
end

//根据延时计数器获取按键状态以及按键值
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		begin
		   flag <= 1'b0;                               //复位信号，设置信号标志为抖动
			key_value <= 1'b1;                          //设置抽样值为1
		end
	else
		begin
			if(delay_cnt == 20'd1)                      //倒计时1_000_000到1
				begin
					flag <= 1'b1;
					key_value <= key;                     //稳定20ms后将key值给到key_value
				end
			else	
				begin
					flag <= 1'b0;
					key_value <= key_value;               //20ms内先不取样
				end
		end
end

endmodule
④设计状态机模块Verilog HDL文件

fsm_10010.v

module fsm_10010(
	input                  clk,
	input                  rst_n,
	input           [1:0]  key,
	
	output   wire   [3:0]  led
);
parameter MAX_NUM = 24'd9_999_999;//0.2s计时器
parameter T = 4'd10;//2s,100_000_000次

reg [2:0] cstate;               //现态

//状态划分
localparam state_0 = 0;      //初始状态
localparam state_1 = 1;      //按下1 
localparam state_10 = 2;     //按下10
localparam state_100 = 3;    //按下100
localparam state_1001 = 4;   //按下1001 
localparam state_10010 = 5;  //按下10010

reg [3:0] cnt = 0;             //计时器赋初值为0
reg [23:0] cnt_02 = 0;
reg time_flag;//计时标志，1：开始计时，0：结束计时
reg [3:0] led_r;

//0.2计数器模块
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		cnt_02 <= 1'b0;               //按下复位键，清零
	else if(cnt_02 == MAX_NUM)    
		cnt_02 <= 1'b0;
	else
		cnt_02 <= cnt_02 + 1'b1;         
end

//2s计数器模块
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		cnt <= 1'b0;//按下复位键，清零
	else if(time_flag == 1'b1)begin//开始计时
		if(cnt_02 == MAX_NUM)begin
			if(cnt < T)begin
				cnt <= cnt + 1'b1;
			end
			else begin
				cnt <= 1'b0;//cnt计数达到最大就清空
			end
		end
		else begin
			cnt <= cnt;//其余时间保持
		end
	end
	else begin
		cnt <= 1'b0;//不计时，cnt清空
	end
end

//状态切换模块
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		begin
			cstate <= state_0;
		end
	else
		case(cstate)
			state_0: begin
								if(key[1] == 1'b1)            //该状态持续时间为1s，1s后，下一次状态更改为led1亮
									cstate <= state_1;
								else if(key[0] == 1'b1)
									cstate <= state_0;
								else
									cstate <= state_0;
							end
			state_1: begin
								if(key[0] == 1'b1)
									cstate <= state_10;
								else if(key[1] == 1'b1)
									cstate <= state_0;
								else
									cstate <= state_1;
							end
			state_10: begin
								if(key[0] == 1'b1)
									cstate <= state_100;
								else if(key[1] == 1'b1)
									cstate <= state_0;
								else
									cstate <= state_10;
							end
			state_100: begin
								if(key[1] == 1'b1)
									cstate <= state_1001;
								else if(key[0] == 1'b1)
									cstate <= state_0;
								else
									cstate <= state_100;
							end
			state_1001: begin
								if(key[0] == 1'b1)begin
									cstate <= state_10010;
									time_flag <= 1'b1;//开始计时
								end
								else if(key[1] == 1'b1)
									cstate <= state_0;
								else
									cstate <= state_1001;
							end
			state_10010: begin
								if(cnt == T)begin
									cstate <= state_0;
									time_flag <= 1'b0;//结束计时
								end
								else
									cstate <= state_10010;
							end
			default:    ;
      endcase
end

//第三段：跟随状态输出
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		led_r <= 4'b0001;
	else
		case(cstate)
			state_10010:if(cnt_02 == 24'd4_999_999)
								led_r <= 4'b1111;
							else if(cnt_02 == MAX_NUM)
								led_r <= 4'b0000;
							else
								led_r <= led_r;
			default    : led_r <= 4'b0001;
		endcase

end

assign led = led_r;

endmodule

						if(key[1] == 1'b1)
									nstate = state_1001;
								else if(key[0] == 1'b1)
									nstate = state_0;
								else
									nstate = state_100;
							end
			state_1001: begin
								if(key[0] == 1'b1)begin
									nstate = state_10010;
									time_flag = 1'b1;//开始计时
								end
								else if(key[1] == 1'b1)
									nstate = state_0;
								else
									nstate = state_1001;
							end
			state_10010: begin
								if(cnt == T)begin
									nstate = state_0;
									time_flag = 1'b0;//结束计时
								end
								else
									nstate = state_10010;
							end
			default:    ;
      endcase
end

//第三段：跟随状态输出
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		led_r <= 4'b0001;
	else
		case(cstate)
			state_10010:if(cnt_02 == 24'd4_999_999)
								led_r <= 4'b1111;
							else if(cnt_02 == MAX_NUM)
								led_r <= 4'b0000;
							else
								led_r <= led_r;
			default    : led_r <= 4'b0001;
		endcase

end

assign led = led_r;

endmodule
⑤设计顶层模块Verilog HDL文件

top_fsm_10010.v

module top_fsm_10010(
	input wire        clk,
	input wire 		   rst_n,
	input wire  [1:0] key,
	
	output wire [3:0] led
);
wire [1:0] flag;
wire [1:0] key_value;

//例化按键KEY1
key_debounce inst_key_debounce(
.clk      (clk         ),
.rst_n    (rst_n       ),
.key      (key[0]      ),
		
.flag     (flag[0]     ),               //判断抖动是否消除的标志信号，0为抖动，1为抖动结束
.key_value(key_value[0])           //消抖后稳定的按键值给到蜂鸣器模块和LED模块
);

//例化按键KEY2
key_debounce inst_key_debounce1(
.clk      (clk         ),
.rst_n    (rst_n       ),
.key      (key[1]      ),
		
.flag     (flag[1]     ),               //判断抖动是否消除的标志信号，0为抖动，1为抖动结束
.key_value(key_value[1])           //消抖后稳定的按键值给到蜂鸣器模块和LED模块
);

//例化状态机
fsm_10010(
.clk  (clk         ),
.rst_n(rst_n       ),
.key  ({~key_value[1]&&flag[1],~key_value[0]&&flag[0]}),
	     	
.led  (led)
);
endmodule
⑥编译

在这里插入图片描述

⑦查看RTL门级电路

在这里插入图片描述

⑧绑定引脚

在这里插入图片描述

⑨硬件测试

在这里插入图片描述

三.总结

数字串状态机和模拟密码锁思路上是一样的。

评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值