芯片IC设计（一）--调度器（SP调度）

一只勤奋的小蜗牛

已于 2024-04-07 20:16:57 修改

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分类专栏：芯片IC设计进阶文章标签： verilog

于 2024-04-07 20:12:13 首次发布

本文链接：https://blog.csdn.net/weixin_49495368/article/details/137295330

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调度器在IC设计中是非常基础且重要的存在，主要解决当多个不同访问源同时发起对目标进行访问时出现拥塞问题。举个生活中的例子，在火车站当中，需要有调度室充分发挥其作用对进站列车进行调度进站，试想一下如果没有调度室会发生怎样的情况？火车进/出战发生混乱，增加事故发生的风险！那么在芯片设计中也是如此，当多个源头同时对目标进行访问，如果没有一个好的调度器，在数据传输过程中，数据流的方向会出现不可预料的错误，导致设计超出自己的预期，基于此，本系列将陆续介绍在芯片设计中，最常见且常用的调度器！

在讲解调度器之前，先给大家推荐一章博客，详细讲解各种调度器的原理，大家有时间可移步学习（小编在最开始也详细研读了该篇文章，受益匪浅）。

·【网络拥塞管理和避免（队列调度算法FIFO/SP/RR/WRR/DRR/MDRR/WDRR/WFQ）】 - 知乎 (zhihu.com)

本文主要讲解最基础的调度器---SP绝对优先级调度器，顾名思义SP优先级调度器主要处理有明确优先级的访问源。什么意思呢？还是以上述火车调度室为例，如果火车站规定始发站为北京的列车可以以最高优先级进站，始发站为成都的列车以第二优先级进站。这里需要说明一点的是，当两列车在不同时刻进站，则不会出现拥塞现象，直接进站即可。但如果两列车同时需要申请进站，那么此时会优先调度始发地为北京的火车优先进站，当北京的火车进站后，再调度成都的火车进站，以此实现优先级调度。

那么在芯片设计当中怎么实现SP优先级调度呢？网上给出了很多代码，均能实现其SP优先级调度功能，那么本文主要分享一下两种主要的实现方法以及对应的优缺点。

1、当访问源个数不多的情况下，可以使用if...else if...else条件语句或使用case语句进行实现，该方式较为简单，verilog代码如下：

//以四个访问源为例，且绝对优先级为req0 > req1 > req2 > req3
always@（*）begin
    if（req0 == 1'b1）
        sp_grant = 4'b0001;
    else if(req1 == 1'b1)
        sp_grant = 4'b0010;
    else if(req2 == 1'b1)
        sp_grant = 4'b0100;
    else if(req3 == 1'b1)
        sp_grant = 4'b1000;
    else
        sp_grant = 4'b0000;
end

//case实现
always@（*）begin
    case（1'b1)
        req0 : sp_grant = 4'b0001;
        req1 : sp_grant = 4'b0010;
        req2 : sp_grant = 4'b0100;
        req3 : sp_grant = 4'b1000;        
    default: sp_grant = 4'b0000;
    endcase
end

该方法主要应用于参与调度的请求源数量不多情况下，如果请求源头过多导致if-else的级数多大，综合路径过长，时序收敛较困难。

2、第二种方式的思想主要是找首1，如果将优先级较高的请求源放在LSB端，那么就可以使用verilog表示为：