Veriog HDL 基本电路设计11：SP调度

Verilog HDL Case 1

module sp_scheduler (
	input clk,
	input rst,
	input [3:0] priority,
	output reg [3:0] out_port
);

reg [3:0] selected_port;

always @ (posedge clk or negedge rst) begin
	if (!rst) begin
		selected_port <= 0;
		out_port <= 0;
	end
	else begin
		case (priority)
			4'b0001: selected_port <= 4'b0001;
			4'b0010: selected_port <= 4'b0010;
			4'b0100: selected_port <= 4'b0100;
			4'b1000: selected_port <= 4'b1000;
			default: selected_port <= 4'b0000;
		endcase
		out_port <= selected_port;
	end
end

endmodule

该模块有四个输入和一个输出。其中，clk为时钟信号，rst表示重置信号，priority为一个四位的输入端口，用于指定每个输入端口的优先级，out_port为一个四位的输出端口，输出被选中的端口。

在这个SP调度的实现中，使用一个case语句，根据优先级选择要激活的端口。如果没有端口被激活，则输出端口为0。当有端口被激活时，将其值存储在selected_port寄存器中，并输出到out_port端口。

在时钟和重置的上升沿时，以及在输入端口有任何更改时，都会更新selected_port和out_port的值。如果重置信号为高，则将selected_port和out_port的值清零。

这个简单的SP调度实现，虽然只适用于四个输入端口的情况，但是在更大的系统中，可以通过添加更多的输入端口或通过结合多个SP调度器来扩展其功能。

Verilog HDL Case 2

module SP_scheduler (
	input clk,							// 时钟信号
	input [1:0] priority_in,			// 输入信号的优先级
	input [3:0] input_data,				// 输入数据
	output [3:0] output_data			// 输出数据 
);

reg [1:0] priority_que [3:0];			// 优先级队列，存储输入信号的优先级
reg [3:0] data_que [3:0];				// 数据队列，存储输入数据

reg [1:0] highest_priority;				// 当前最高优先级
reg [3:0] output_data_reg;				// 输出数据寄存器

always @ (posedge clk) begin

	// 1. 将新的输入数据和对应的优先级放到队列中
	priority_que[priority_in] <= priority_que[priority_in] + 1;
	data_que[priority_in] <= input_data;

	// 2. 找到当前最高优先级
	highest_priority = 0;
	for (int i = 1; i < 4; i = i + 1) begin
		if (priority_que[i] > priority_que[highest_priority]) begin
			highest_priority = i;
		end
	end

	// 3. 将当前最高优先级的数据从队列中取出，并更新输出数据寄存器
	output_data_reg = data_que[highest_priority];
	data_que[highest_priority] = 0;
	priority_que[highest_priority] = 0;

	// 4. 输出数据
	output_data <= output_data_reg;

end

endmodule

该Verilog代码实现了一个基本的SP（最高优先级优先）调度器。它包含一个时钟信号，一个输入信号的优先级，一个输入数据，以及一个输出数据。该调度器会将新的输入数据和对应的优先级放到一个优先级队列和数据队列中，然后找到当前最高优先级，将该优先级的数据取出，并更新输出数据寄存器。最后，该调度器将更新后的输出数据发送出去。

该调度器的主要原理是，不断地将新的输入数据和对应的优先级放到队列中，并在每个时钟周期中找到当前最高优先级，然后将该优先级的数据取出。由于优先级队列和数据队列是分别存储的，因此可以保持数据和优先级之间的一一对应关系。当多个输入信号的优先级相同时，该调度器将只输出其中一个，该输出的信号由优先级队列中最早进入队列的信号决定。

在该Verilog代码中，priority_que和data_que是优先级队列和数据队列，每个队列大小为4，对应优先级为0到3。当新的输入信号到达时，它的优先级会递增，其在对应优先级队列中的位置则由最近到达的信号决定。在每个时钟周期中，该调度器会检查优先级队列中哪个优先级最高，然后从数据队列中取出该优先级的数据，并将其赋值给output_data_reg寄存器。同时，该调度器会将优先级队列和数据队列中对应位置的值清零，以便下一次使用。

需要注意的是，该代码中使用了 Verilog-2001 的int类型来实现循环，因此需要使用支持该语言特性的编译器进行编译。同时，nlint也需要支持Verilog-2001语法检查。