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高速收发器
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高速收发器(GTX)文章导航
高速收发器专栏导航原创 2024-05-01 13:38:25 · 2041 阅读 · 0 评论 -
基于64B66B编码的自定义协议phy层上板测试(高速收发器二十三)
本文对64B66B自定义PHY进行了总体仿真和上板测试,验证了高速收发器模块、发送模块、接收模块的功能正确性。设计了测试数据生成模块,用于上板调试和控制尾端掩码信号。顶层模块包含两个高速收发器和自定义PHY层模块,通过光纤回环传输数据。仿真验证了接收端同步模块和收发数据的时序正确性。上板测试中,通过ILA调试信号,测试了不同尾端数据掩码情况下的收发数据,结果表明设计正确。原创 2024-07-23 12:07:48 · 909 阅读 · 0 评论 -
基于GTX的64B66B编码的自定义接收模块(高速收发器二十二)
本文完成了64B66B自定义PHY的顶层模块设计,包括发送、加扰、接收对齐、解扰和接收数据模块。重点设计了接收端同步模块,通过检测同步头状态调整串并转换起始位置实现数据对齐,并增加了同步失败的判断条件。接收数据模块负责解析数据输出到axi_stream。通过仿真验证了设计的正确性,准备进行上板测试。原创 2024-07-17 10:54:13 · 567 阅读 · 0 评论 -
简要讲解Xilinx SRIO IP(高速收发器二十八)
本文概述了串行RapidIO(SRIO)技术,一种基于SERDES的高速串行总线,相较于传统并行总线在高速传输中具有优势。SRIO通过CRC和8B10B编码确保数据可靠性,并采用CDR技术进行时钟恢复。Xilinx提供的SRIO IP核支持1至4通道,建立在GT收发器之上,包含逻辑层、BUFFER层和PHY层。逻辑层支持多种事务类型和数据包格式。原创 2024-07-10 10:31:09 · 616 阅读 · 0 评论 -
基于GTX的64B66B编码的自定义协议发送模块(高速收发器二十一)
本文介绍了64B66B组帧原理,包括数据帧和控制帧,以及以太网控制协议。接着整理了高速收发器示例工程,便于后续扩展。设计了自定义PHY发送模块,采用axi_stream接口,通过FIFO暂存数据,实现组帧发送。详细分析了模块代码,包括端口信号、FIFO设计、移位寄存器、计数器等关键部分。最后,通过仿真验证了模块的正确性,证明了设计无误。原创 2024-07-01 09:32:13 · 922 阅读 · 0 评论 -
基于GTX的64B66B编码IP生成(高速收发器二十)
本文介绍了如何配置GTX IP实现64B66B编码,涉及共享逻辑设置、线速率与参考时钟频率配置、编码与时钟界面设置、数据位宽选择、Buffer同步、均衡模式选择、通道绑定与时钟纠正等。同时分析了示例工程中的模块,包括QPLL、复位、用户时钟生成、手动同步等,并讨论了64B66B编码与解码模块的应用。最后通过仿真验证了IP配置的正确性。原创 2024-06-17 10:07:41 · 1378 阅读 · 0 评论 -
GTX的64B66B编码(高速收发器十九)
本文介绍了GTX的64B66B编码原理和使用方法。64B66B通过加扰保证零一均衡,使用2位同步头指示帧类型,并通过Gearbox实现数据的串并转换。GTX内部不进行加扰和解扰,需要用户在外部完成。发送时使用外部计数器控制数据发送,接收时通过RX Gearbox实现数据输出,并通过RXGEARBOXSLIP信号和同步头状态实现手动对齐。与8B10B相比,64B66B编码的使用更为简单。原创 2024-06-13 17:58:38 · 1458 阅读 · 0 评论 -
整理Aurora8B10B官方示例工程(高速收发器十八)
本文介绍了如何封装和测试Xilinx Aurora 8B/10B IP的多通道收发功能。首先整理了官方示例工程,将共享逻辑和独立逻辑分离,简化了多通道收发器的例化。然后调用两个收发器进行仿真,验证了数据收发的正确性。最后在开发板上进行了测试,通过ILA抓取的发送和接收数据时序,验证了封装的双通道收发器功能正常,为后续高速收发器IP的封装提供了方法。原创 2024-06-11 11:13:30 · 823 阅读 · 2 评论 -
xilinx的Aurora8B10B的IP仿真及上板测试(高速收发器十七)
本文介绍了Xilinx Aurora 8B/10B IP的配置、仿真和上板测试流程。首先在Vivado中配置IP参数,生成示例工程并进行模块仿真,验证数据收发正确性。然后修改工程以适应开发板,包括时钟和复位信号处理,设置回环模式,最后下载到开发板进行调试验证。通过ILA抓取发送和接收数据,确认IP收发数据时序无误。原创 2024-06-10 18:58:25 · 1162 阅读 · 0 评论 -
Xilinx的Aurora8B10B ip原理讲解(高速收发器十六)
Xilinx的Aurora 8B/10B IP基于Aurora 8B/10B协议,提供两种用户数据接口,支持流量控制,简化了数据传输。该IP内部完成组帧、字节对齐、时钟补偿等功能,用户不需直接操作GTX收发器。存在数据延迟,对延迟敏感的设计可能不适用。原创 2024-06-07 16:17:53 · 1326 阅读 · 0 评论 -
Aurora 8b/10b协议(高速收发器十五)
Aurora 8B/10B是一种高速串行链路层协议,支持点对点数据传输。它通过Padding、组帧、8B/10B编码、串行化等流程发送数据,并支持UFC和NFC流量控制机制,防止数据丢失。协议还包括通道初始化、绑定、验证等过程,以及时钟补偿序列,以适应发送端和接收端的时钟速率差异。Xilinx提供了基于该协议的Aurora 8B/10B IP,简化了用户的数据收发操作。原创 2024-06-07 09:49:33 · 971 阅读 · 0 评论 -
基于GTX 8B10B编码的自定义PHY上板测试(高速收发器十四)
本文通过光纤回环对自定义PHY协议的GTX IP收发模块进行了上板测试。设计了测试数据生成模块,生成递增数据通过axi_stream接口发送。顶层模块集成了两个收发器通道和测试数据模块,设置了基于眼图扫描得到的加重和幅度参数。上板测试中,通过ILA观测了回环数据,验证了自定义PHY的正确性。测试了不同数据有效字节数的情况,结果表明发送和接收的数据一致,确认了自定义PHY模块的功能正常。测试加深了对GTX IP的理解。原创 2024-06-06 09:00:00 · 1000 阅读 · 6 评论 -
基于GTX 8B10B编码的自定义PHY接收模块(高速收发器十三)
本文详细介绍了自定义PHY协议接收模块的设计,重点解决了GTX IP接收通道的字节对齐问题。通过移位寄存器暂存数据,检测帧头帧尾,生成数据掩码和有效指示信号。设计考虑了起始位和停止位的多种分布情况,确保了对任意字节数据的正确处理。仿真验证了十六种接收格式,确认了模块功能的正确性。最终,该模块将与GTX IP和自定义发送模块综合,形成完整的PHY设计,为下一步的实际验证打下基础。原创 2024-06-03 09:00:00 · 1424 阅读 · 0 评论 -
基于GTX 8B10B编码的自定义PHY发送模块(高速收发器十二)
本文详细介绍了自定义PHY协议发送模块的设计方法,重点在于状态机的实现和FIFO的使用以提高数据发送效率。设计考虑了axi_stream接口与GTX IP小端对齐的差异,并在空闲时发送LFSR码以减少EMI。详细分析了状态机的编码逻辑、FIFO配置和计数器设置,并通过仿真验证了设计的正确性。设计思路清晰,代码实现简洁,为GTX IP的深入应用提供了实用指导。原创 2024-06-02 09:28:51 · 1279 阅读 · 1 评论 -
整理GTX收发器示例工程(高速收发器十一)
本文对Xilinx GTX IP示例工程进行了结构优化,创建了gt_channel模块,整合了复位、MMCM和GTX IP,同时简化了不常用的端口。通过在gt_module模块中多次例化gt_channel,实现了多通道收发器设计,便于共用QPLL时钟。优化后的模块易于复用和扩展,适合自定义PHY设计,提高了代码的可读性和可维护性。原创 2024-05-31 13:01:42 · 894 阅读 · 4 评论 -
GTX示例工程分析及上板(高速收发器十)
本文分析了Xilinx GTX IP的官方示例工程,包括数据生成、校验和GTX IP处理模块。通过仿真验证了GTX IP的收发功能,然后对工程进行修改以适应上板测试,包括时钟输入和回环设置。强调了接收端数据字对齐的重要性,以确保数据的正确性。最后,说明了如何获取示例工程,并指出GTX IP的灵活性,适合自定义PHY设计。原创 2024-05-30 09:20:34 · 925 阅读 · 4 评论 -
GTX IP生成及参数详解(高速收发器九)
本文详细介绍了7系列FPGA中GTX收发器的配置过程。首先,通过Transceivers Wizard选择GT收发器并配置QPLL。接着,在Line Rate界面设置线速率和参考时钟,选择收发器位置并启用通道。在Encoding界面配置数据编码、位宽和DRP时钟。讨论了加重、均衡和终端匹配设置,以及PCIE、SATA和PRBS配置,重点在于通道绑定和时钟校正功能。整个配置涉及多个步骤,但通过文章的逐步讲解,读者可以更好地理解每个参数的作用,对于自定义PHY功能至关重要。最终提供了IP配置汇总,展示了时钟配置原创 2024-05-27 11:34:08 · 1420 阅读 · 0 评论 -
IBERT眼图扫描(高速收发器八)
本文介绍了如何使用Xilinx的IBERT IP核对GTX收发器进行眼图扫描和参数优化。首先,文章解释了GTX的回环模式,包括近端和远端回环,以及它们在信号完整性测试中的应用。接着,详细说明了IBERT IP核的配置过程,包括选择测试协议、参考时钟设置,并生成示例工程。在硬件上运行后,通过Vivado工具查看眼图,调整加重和幅值参数,利用眼图扫描功能找到最佳设置。还展示了在无光纤情况下,如何使用回环模式进行信号测试。通过这些步骤,可以优化GTX收发器的传输性能。原创 2024-05-27 09:00:00 · 1368 阅读 · 0 评论 -
科普光纤及光模块(高速收发器七)
光口是用于数据传输的物理接口,与万兆网等通信协议无直接联系。光模块将电信号转换为光信号,通过光纤传输,有SFP+等多种封装。光纤通过全反射传输光信号,有单模和多模之分,接口类型多样。10G以太网有多种命名规则,涉及速率、介质、编码等,如10GBASE-T、10GBASE-SR等。原创 2024-05-23 08:00:00 · 1116 阅读 · 2 评论 -
简要讲解高速信号的眼图_加重_均衡(高速收发器六)
本文深入讨论了高速信号传输中的关键技术:眼图分析、加重处理和均衡器。眼图是评估信号完整性的重要工具,通过眼图可以观察码间串扰和噪声对系统性能的影响。加重技术,包括预加重和去加重,用于补偿信道对方波信号高频分量的衰减。还介绍了线性均衡器CTLE和判决反馈均衡器DFE,它们分别在接收端补偿信道衰减和消除码间串扰。了解这些概念对于FPGA高速数据传输设计至关重要,有助于在问题出现时根据原理推测原因并提出解决方案。原创 2024-05-20 15:30:20 · 1283 阅读 · 0 评论 -
8B10B编码(高速收发器五)
8B10B编码是IBM在1983年提出的高速传输编码标准,用于解决时钟恢复和直流偏移问题。它将8位数据编码为10位,通过3B4B和5B6B编码规则实现,保证数据变化,利于时钟恢复。编码包括12个控制字符K码,用于同步和控制。编码过程简单,通过查表法实现,但存在数据损耗问题。原创 2024-05-16 11:22:37 · 1160 阅读 · 6 评论 -
深入解析GTX收发器的时钟架构与数据位宽关系(高速收发器四)
本文详细解析了GTX收发器的时钟系统,包括参考时钟、USRCLK、USRCLK2等信号间的关联。文章利用手册框图,阐释了时钟信号的生成流程,从外部参考时钟的输入、转换,到QPLL或CPLL的驱动。重点分析了并串转换PISO的时钟分频与数据位宽的关系,以及TXUSRCLK与TXUSRCLK2频率的匹配问题。同时,讨论了接收通道中CDR的时钟恢复机制,说明了其在数据采集稳定性中的重要性。通过这些分析,文章旨在帮助读者更清晰地理解GTX收发器时钟管理的复杂性,通过框图直观掌握其工作原理。原创 2024-05-13 10:25:31 · 1200 阅读 · 0 评论 -
如何理解GTX接收通道相关模块?(高速收发器三)
GTX收发器的接收通道关键功能包括模拟前端信号处理、RX OOB序列解码、DFE和LPM自适应滤波器选择、时钟分频与CDR技术同步数据与时钟相位、SIPO串并转换、极性反转、PRBS序列检测、字节对齐、8B/10B解码、弹性缓冲器跨时钟域同步、时钟校正以及通道绑定技术。用户接收端口配置涉及数据位宽和解码方式,以及时钟源选择,确保数据准确传输。原创 2024-05-08 10:16:33 · 1318 阅读 · 0 评论 -
如何理解GTX发送通道的用户接口?(高速收发器二)
本文详细讲解了GTX收发器发送通道的内部结构,包括用户接口、8B/10B编码器、TX Gearbox、TX PIPE Control、Pattern Generator、TX相位插值器控制器、相位调整FIFO、时钟分频器等模块。重点讨论了时钟信号的生成与处理,如TXUSRCLK与TXUSRCLK2的关系,以及D分频器如何调节线速率。同时,还涉及了SATA OOB、PCIE Beacon、极性控制、PISO、TX驱动器预加重和去加重等高级特性。原创 2024-05-08 10:16:16 · 1553 阅读 · 4 评论 -
详解GTX时钟及共享部分(高速收发器一)
本文深入探讨了Xilinx GTX收发器的时钟及共享部分,包括GTX整体结构、输入时钟处理、QPLL与CPLL的使用条件、时钟信号的流向和配置,以及动态重配置的时钟信号。强调了在高速数据传输中,正确配置和管理时钟信号的重要性。原创 2024-04-28 10:27:47 · 2533 阅读 · 7 评论 -
FPGA高速收发器的来源
本文介绍了高速收发器(GT收发器)的背景和重要性。随着ADC芯片采样率提升,传统的并行接口因等长问题和速率限制不再适用。Xilinx 7系列FPGA提供了四种GT收发器:GTP、GTX、GTH和GTZ,分别支持不同线速率,适用于不同系列的FPGA,以满足高速数据传输需求。原创 2024-04-28 10:27:00 · 981 阅读 · 0 评论