AXI协议
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将Xilinx DDR3 MIG IP核的AXI_FULL接口封装成FIFO接口(含源码)
本文介绍了如何使用MIG IP的AXI_FULL接口封装FIFO,以替代以太网传输图片工程中的DDR3读写控制模块。文档详细阐述了MIG IP的AXI_FULL接口生成、参数设置、读写控制模块设计思路和实现细节。通过仿真验证了模块的正确性,并在实际硬件上进行了测试,展示了如何通过AXI_FULL接口实现高效的数据传输和图像显示。原创 2024-04-04 22:41:15 · 1973 阅读 · 12 评论 -
基于FPGA的AXI_FULL主机模块测试(含源码)
本文通过Verilog HDL实现了一个AXI_FULL主机模块,用于验证读写时序和数据一致性。模块采用状态机控制读写操作,避免同时读写同一地址导致错误。提供了状态转换图、代码实现细节和仿真测试结果,证明了模块设计的正确性。原创 2024-03-29 14:06:36 · 1399 阅读 · 0 评论 -
AXI-FULL协议详解
本文详细解释了AXI_FULL协议,与AXI_LITE相比,它支持突发读写操作以提高数据传输速率。介绍了AXI_FULL的写地址、写数据、写应答、读地址和读数据通道的信号及其含义,并预告了后续将通过实例来实现AXI_FULL协议。原创 2024-03-29 14:05:05 · 1136 阅读 · 0 评论 -
基于Verilog HDL的axi-lite主机模块
本文介绍了如何使用Verilog HDL实现一个axi_lite_master模块,该模块将通用接口转换为axi_lite接口协议。首先说明了在Vivado中生成AXI模块的方法,然后提出了两种设计思路:使用忙闲指示信号或FIFO来处理用户端口的数据。最终选择了FIFO方案,详细描述了模块的端口信号、FIFO实例化、读写时序和错误指示信号。最后,通过仿真验证了模块的正确性。原创 2024-03-23 12:13:03 · 1481 阅读 · 2 评论 -
AXI Lite协议详解
本文详细介绍了AXI4-LITE总线协议,它是ARM公司AMBA规范的一部分,用于高性能、高带宽、低延迟的片内通信。解释了AXI4-LITE的写地址、写数据、写应答、读地址和读数据通道,包括信号定义、时序图和握手机制。AXI4-LITE简化了AXI协议,不支持突发传输,每次只处理单个地址的读写。还讨论了读写操作的注意事项和AXI在FPGA开发中的应用。原创 2024-03-17 11:33:08 · 2926 阅读 · 0 评论