layout相关--芯片中相邻单元的漏电流

看到这个题目，可能不少朋友都会满脸问号，我们知道cell内部会有leakage，难道cell与cell之间也会有leakage吗？对，没错，今天就想稍微讲解一下这个问题，以便于我们后端理解cell中一些奇怪的工艺。

首先，所谓漏电流，就是指管子不导通的时候流过的电流，即pn结在反向截止状态时，也会有一个很微弱的电流流过，我们就称之为leakage。对于MOS管来说，它的source、substrate、drain中总会存在一个这样的leakage。那么相邻cell的leakage是如何产生的呢？这就要从layout的工艺开始讲起了。

不知道大家了不了解这些源漏掺杂是如何产生的，其实，工艺的顺序是：首先铺一层衬底，就以NMOS为例好了，先铺一层P衬底，而后通过一些刻蚀沉积之类的方法，标定源漏的位置，然后在这些位置注入n离子，或者说注入电子，形成n well，对于p well就是注入p离子。这里我就说的不太严谨了，应该就是注入某种材料，总之得到我们的n区p区。我们把这个能注入离子的区域称为有源区，或者叫扩散区，有的fab会称为OD（oxide diffusion）。如果这个NMOS管旁边还有个NMOS管，这两个管子分别属于不同的cell的话，最传统的做法是分别来做，它们的OD是各自独立的，两个OD之间应该会是其他的材料。注意，这里对于同一个cell里面可能会有许多MOS管&