数字集成电路设计的流程2

基于standcell的ASIC流程

Standcell：标准单元

算法模型（C/C++/Matlab）→RTL（行为级，硬件描述语言，VHDL/Verilog/SV（设计和验证）。将行为级代码翻译成具体的电路实现结构（与或非））→Netlist（Verilog）→Layout（PCB板。对功能、时序、制造参数进行检查）→Tape out（流片）

 

全流程

TOP level:

Marketing request（市场需求，产品）→Architecture Spec（架构工程师，20年工作经验。功能规格定义）→Arch/Algorithm（算法工程师）→Design Spec（设计规格说明书，硬件设计）→RTL coding（电路描述。电路是否正确，对电路进行验证仿真（SV、UVM）。满足市场需求）

IP level:

IP level/RTL coding

→IP level simulation（makefile，仿真验证工具，Candence：incisive；Synopsys：VCS；Mentor：Questasim）→IP level verification（IP level Verification engineer）

→unit/chip level RTL simulation（集成工程师，integrate engineer）→unit/chip level RTL verification（Fullchip verification engineer）

 

 

逻辑综合

把设计实现的RTL代码映射到特定的工艺库上，输出成门级网表

需要基于特定的综合库，不同的苦衷，门电路的基本标准单元（standard cell）的面积，时许参数是不一样的

工具：Candence：Genus；Synopsys：Design；Compiler：（DC）

 

形式验证      

对比综合后的网表功能和功能验证后的HDL设计，是否在功能上存在等价性。为了保证逻辑综合过程中没有改变原先HDL描述的电路功能。

工具：Candence：Conformal；Synopsys：Formality

 

静态时序分析STA

在时许上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）

工具：Candence：Tempus：Synopsys：Prime Time（PT）

脚本：TCL

 

DFT（Design for test）

 

版图生成，自动布局布线（PR）

工具：Candence：Innovus；Synopsys：IC Compiler

 

时钟树插入

 

DRC/LVS设计规则检查/版图电路一致性检查

物理验证工具：

Mentor：Calibre；Synopsys：Hercules；Candence：Diva/Dracula

 

Post_Layout STA

 

生成最终GDSII

 

Tap-out流片

 

VLSI设计流程超大规模集成电路(Very Large Scale Integration)

芯片架构规格书

  

面试和笔试可能会问到的题目

1. 集成电路设计的流程
2. 数字设计流程中每个阶段做哪些工作
3. 详细介绍数字设计流程中每个阶段使用的主要EDA工具

 

 

第一次作业：

1. 在白纸上画出数字电路设计流程，以及使用的相关的EDA工具
2. 在白纸上画出SoC的芯片架构图，并熟悉该芯片的应用场景和数据流