UVM_TOP和uvm_test_top之间变量传递

简单介绍下最近遇到的这个问题：
UVM_TOP代表例化module RTL_TOP那个层次，uvm_test_top代表uvm_test_top=**，所指明的那个层次，接下来，分别用UVM_TOP和uvm_test_top分别代表TB中的双顶层。
\n
大家一般的操作是，UVM_TOP例化vitural inteface，然后通过uvm_config_db的set操作将virtual interface送到相应的driver里面做驱动，然后seq通过seqr传递item给driver驱动。我的环境里面对时钟的并不是传统的直接一个变量，然后通过initial forever #5 A=~A这样来控制时钟频率，而是写一组clock_if，定义一组时钟接口，其中仅仅包含clk这个属性，增加一个时钟组件，可以在UVM_TOPset vitrual interface和频率参数给这个组件，翻转延时都放在组件里面，这样比较方便的设置了时钟，而不用每次在initial里做延时翻转来生成clk，实际上这样简化了UVM_TOP，只需要set virtual interface和frequence就能生成想要的时钟，建议这么做，环境更加干净整洁。
\n
在这个的基础上，我的module需要几个控制信号，相当于是配置。我之前习惯的操作是在寄存器模型中生成相应的控制信号寄存器，然后把hdl_path设置正确，然后直接在UVM_TOP直接可以后门访问控制信号寄存器，但是由于寄存器模型由于一些问题，不太方便修改，因此我的想法是在uvm_test_top层把信号送回UVM_TOP，但是很遗憾，暂时这种方法我没找到途径实现。之所以没能够实现的原因是因为UVM_TOP并不属于uvm_test_top环境下，那个uvm_root不包含此处，于是我放弃了该方法。
\n
因此回到第二段，对变量的操作回到了开始的set virutal interface，然后在component对virtual interface进行操作，之后再在UVM_TOP将vif连接到想要的变量上，如此可行。
\n
是不是感觉全是文字比较枯燥，但是错误示范相应的代码段并没有保存，所以就不上传图片啦。下次一定！！