本次实验要求:此次实验总共三个
第一个实验按照学号后所对应的页数题号进行实验。
第二个实验分为男女生实验 根据名字后面的书籍题号进行实验。
第三个实验按照名字后面的题目页数进行实验。
一、实验目的:
学习并熟练掌握Verilog运用,Modelsim和Quartus的操作,同时学习串行加法器的原理、简单组合逻辑电路设计、带内嵌定时控制的非静态循环。
二、实验工具:
Quartus和Modelsim软件,电脑
三、实验内容:
1.数字逻辑基础与Verilog设计P196 图6.49 串行加法器
2.Verilog HDL(第二版)数字电路设计及仿真实验一
3.Verilog HDL高级数字设计(第二版) P203 例6.41
四、实验原理:
1、第一个实验:串行加法器可以通过用Verilog 代码描述移位寄存器和加法器的FSM来实现。首先设计一个移位寄存器,并将它用作串行加法器的子电路。
2、第二个实验:简单组合逻辑电路的建模一般使用数据流级即可,对于已有电路图的设计也可以采用门级语句来实现,本实验用门级和数据流级两种方法来完成3-8译码器设计。
3、第三个实验:非静态循环可以实现多周期操作。因为可以将循环的动作分配到多个时钟周期中去执行,所以单独的数据依赖性并不会对综合造成障碍。但是,为了综合,非静态循环的迭代操作必须通
过一个同步的边沿敏感的事件控制表达式来分割。
五、实验过程:
第一步:打开modelsim软件。
第二步:点击“file-new-project”,建立项目名称为“work”,点击“OK”后,建立一个新的文件为实验的名称,选择“Verilog HDL”,然后关闭。
第三步:将项目编辑代码 。
第四步:保存。
第五步:进行测试
第六步:进行调试。
六、实验代码及结果截图
第一个实验
module serial_adder