一.两个实验代码
module p2s(data_in,clock,reset,load,data_out,done);
input [3 : 0] data_in;
input clock,reset,load;
output data_out;
output done;
reg done;
reg [3 : 0] temp;
reg [3 : 0] cnt;
always@ (posedge clock or posedge reset )
begin
if (reset)
begin
temp<=0;
cnt<=0;
done<=1;
end
else if (load)
begin
temp<=data_in;
cnt<=0;
done<=0;
end
else if (cnt==3)
begin
temp <= {temp[2:0],1’b0};
cnt<=cnt+1;
done<=1;
end
else
begin
temp <= {temp[2:0],1’b0};
cnt<=cnt+1;
done<=0;
end
end
assign data_out=(done==1) ?1’bz :temp [3];
endmodule
- module decoder3x8 (din, en, dout,ex) ;input [2:0] din;
input en;
output[7:0] dout;
output ex;
reg [7:0] dout;
reg ex;
always @ (din or en)
if (en)
begin
dout=8’b1111_1111;
ex=1’b1;
end
else
begin
case (din)
3’b000:begin
dout=8’b1111_1110;
ex=1’b0;
end
3’b001:begin
dout=8’b1111_1101;
ex=1’b0;
end
3’b010: begin
dout=8’b1111_1011;
ex=1’b0;
end
3’b011:begin
dout=8’b1111_0111;
ex=1’b0;
end
3’b100: begin
dout=8’b1110_1111;
ex=1’b0;
end
3’b101:begin
dout=8’b1101_1111;
ex=1’b0;
end
3’b110:begin
dout=8’b1011_1111;
ex=1’b0;
end
3’b111:begin
dout=8’b0111_1111;
ex=1’b0 ;
end
default:begin
dout=8’b1111_1111;
ex=1’b0;
end
endcase
end
endmodule
二、实验过程
按照之前老师的操作可以得到以下的波形图
这些波形图就是实验的结果.
三、实验心得
每一次实验都新的尝试,都会出现不一样的问题,每一次都是一次很好的实践实验,让自己更加细心,在以后的学习中要更加认真学习。