ｅｍｉｒ分析RC corner如何选择

RC corner如何选择是irdrop和EM分析的最常见的问题，我经常听到的回答就是：

1.功耗最差

2.芯片工作场景

3.按照foundary reference

　　PA 收敛过程中RC　corner的选择并非一成不变，芯片设计的收敛其实包含很多的方面，彼此之间也是紧密相关，比如STA和PA，PA和package等等... 有些情况下也需要彼此之间去做一些合理的妥协，但是从signoff　owner的角度来讲，了解芯片最悲观的状况必不可缺。从上面三条常见的回答展开详述：

首先理解net 相关RC的计算方式：

net电容：
耦合电容：Coupling capacitance=eT/S
表面电容：Surface capcitance=eW/H
边缘电容：Fringe capcitance
(介电常数：e ， 线宽：W ，线厚：T  ， 线间距：S ，介电材料的厚度：H）

net电阻：
R=r/W*T, r为电阻率，除了跟线宽 W 和线厚 T 相关之外，随着温度的上升而增大

下图是N7工艺，foundary提供的PA signoff 标准：

　　可以看到对于ir drop和EM都有详细的建议，也解释了回答中的第三条，那么foundary 为何会这样选择呢？

　　第二条所谓芯片工作场景是什么呢？其实这个回答跟这个论题不太匹配，以ss -40 ，tt 85 ，ff125.为例，将tt85这个场景收敛，就能覆盖到芯片90%以上的运行场景，为了能快速高效的收敛PA，避免封装设计以及内部过度优化，那么有些公司会选择tt85，但是这只是pvt的选择，并不算是rc corner的抉择。

　　假使没有foundary reference，我们如何如何选择呢？选择功耗最大的情况也不失为一个好方法。power数值除了做为芯片内部功耗评估的标准之一，一般采用最悲观的收敛方式。但是这种方式会导致其他方面的收敛产生过于悲观的情况，常见的就是timing跟package，所以需要彼此合理的妥协，就拿封装评估而言，可以合理的放松功耗甚至单独选择typical　corner来产生封装仿真的ｃｐｍ。

　　芯片功耗简单的讲就是leakage power，switching power，internal power，目前先进工艺net RC的地位日益重要，所以除了器件本身的影响以外，switching power 跟rc关系更为精密。

显而易见，switching power与电容成正比。

对于internal power而言：

　　internal power 同样受到电容的影响，ｃworst会产生最大的internal　power。

　　综上所述，以目前先进工艺double patten来讲：

　　功耗的计算与寄生电容紧密相关，选择cworst_ccworst　RC　corner进行仿真就可以得到最悲观的功耗，那么ir drop分析也是这样去选择吗？答案为并不完全是。

　　静态IR仿真，是结合功耗与电压得到的平均电流与电源网络抽取的电阻进行电压降分析，功耗最大确实能保证压降最悲观的情况；但是动态压降的原理并不如此，动态压降主要依据逻辑翻转产生的瞬态电流，那么保证翻转过程中piｎcap及netcap最悲观就可以得到最悲观的电流，即cworst_ccworst，虽然结论与静态一致，但本质上还是有区别。

　　除了irdrop以外，EM的选择也是不同。powerEM仿真过程中电源网络节点的电流同样也是通过功耗跟电压计算得来的平均电流，所以一般我们采用静态的方式结合电容最大的RCcorner

（cworst_ccworst）就基本上能保证powerEM的收敛。但是signalEM一般会选择rcbest_ccbest来收敛，保证在高温环境下通过电阻的变化尽可能覆盖悲观的场景。

　　上述为PA过程中RC　corner的选择，除此以外，ｐｖｔ选择高温，fast　procesｓ。