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FPGA
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La fille, Lynn!
人若无名,专心练剑
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Vivado 直接修改RAM初始化文件,避免重新综合、实现的方法
在交换机设计前期,转发表项是固化在交换机内部的(给FPGA片内BRAM初始值),但是在测试过程中,往往需要对表项进行修改,如果直接修改BRAM的coe文件,则需要重新综合、实现、生成bit文件,其中,综合与实现耗时十分严重,设计规模越大,消耗的时间越长,而生成bit文件消耗的时间则相对固定。针对上述问题,本文探究一种避免综合与实现,直接修改BRAM初始化值的方法,可以避免综合、实现两个步骤,修改BRAM初始值后,直接生成bit文件,可节约大量的时间。(2) 修改后的RAM初始化值。保存,退出;转载 2024-05-07 17:28:02 · 204 阅读 · 0 评论 -
新芯计划(2)低功耗设计——动态/静态功耗
低功耗设计原创 2024-05-07 16:20:20 · 1146 阅读 · 0 评论 -
新芯计划(1)时钟资源——MMCM与PLL
MMCM和PLL原创 2024-05-04 19:30:10 · 920 阅读 · 0 评论 -
新芯计划(0)同步设计——亚稳态
亚稳态相关内容原创 2024-05-03 21:09:28 · 1037 阅读 · 0 评论 -
write_veilog生成的文件的用法
Vivado网表导出的模式原创 2024-04-01 11:50:10 · 336 阅读 · 0 评论 -
Cordic IP核使用说明以及避坑记录
项目需求使用了cordicIP核取相位然后旋转,这篇文章主要是记录一下学习IP核以及使用IP核过程中遇到的问题。原创 2023-06-18 18:48:09 · 4889 阅读 · 1 评论 -
Verilog 不完整if-else和case产生锁存latch
只有组合逻辑(电平触发)电路中的不完整if-else和case才会产生锁存器latch。简单记录一下。原创 2023-03-03 17:28:49 · 2265 阅读 · 0 评论