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一个理想的（无限长）升余弦脉冲整形滤波器等效于两个级联的理想的根升余弦滤波器。因此，FIR 升余弦滤波器的脉冲响应应类似于与其自身卷积的根升余弦滤波器的脉冲响应。卷积响应的长度是有限的，因此根升余弦滤波器与自身进行卷积得到的结果会与升余弦滤波器不一致。然后，将卷积后的根升余弦滤波器与升余弦滤波器进行比较。将根升余弦滤波器与自身进行卷积。指定的衰减因子的平方根升余弦 FIR 滤波器。滚降系数决定滤波器的多余带宽。时，将返回升余弦 FIR 滤波器。滤波器的能量为 1。
2024-02-22 16:30:17
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转载 为什么要对基带信号进行脉冲成型
从升余弦的表达式和图中可以看到，当α＝0时，就是理想奈奎斯特滤波器，此时的传输带宽是理想奈奎斯特滤波器的最小带宽，但当 α>0 时，系统传输带宽就超过了奈奎斯特最小带宽，这时码率速率 Rs 就小于小于 2 倍带宽，如果解调器在每个码元间隔内仅做一次采样，那么会因为采样点太少而不能可靠恢复模拟波形，产生失真。滚降系数а影响着频谱效率，а越小，频谱效率就越高，但а过小时，升余弦滚降滤波器的设计和实现比较困难，而且当传输过程中发生线性失真时产生的符号间干扰也比较严重。为什么要对基带信号进行脉冲成型。
2024-02-21 16:05:19
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原创 Matlab 建文件夹保存本次仿真图表数据和参数
有时候跑的仿真参数非常多，保存结果的时候需要把仿真参数和数据一起保存，为方便起见，查了一下怎么建文件夹自动保存本次仿真图表数据和参数，再也不用担心忘记结果是什么参数跑出来的了~
2024-01-12 20:38:06
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原创 Pycharm使用--环境搭建/快捷键/高亮自定义/保存网络&批量保存图片/print输出到txt
新手初次使用pycharm，记录一些包括 环境搭建/快捷键/高亮自定义/批量保存网络&图片 的方法
2023-12-13 15:56:03
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原创 FreeRTOS系统下看门狗定时器的使用总结
本文记录自己使用看门狗定时器），因此选择了使用看门狗定时器做全局复位的补救措施，希望能给诸位学习者做一个参考。硬件平台：ZYNQ7000系列软件系统：FreeRTOSFreeRTOS系统-独立看门狗监测任务执行状态看门狗的配置参考博文FreeRTOS系统-独立看门狗监测任务执行状态参考技术手册：ug585-Zynq-7000。
2023-10-30 15:15:38
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原创 Cordic IP核使用说明以及避坑记录
项目需求使用了cordicIP核取相位然后旋转，这篇文章主要是记录一下学习IP核以及使用IP核过程中遇到的问题。
2023-06-18 18:48:09
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原创 Verilog 不完整if-else和case产生锁存latch
只有组合逻辑（电平触发）电路中的不完整if-else和case才会产生锁存器latch。简单记录一下。
2023-03-03 17:28:49
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原创 Verilog进阶挑战（5）—— 数据串转并电路
实现串并转换电路，输入端输入单bit数据，每当本模块接收到6个输入数据后，输出端输出拼接后的6bit数据。本模块输入端与上游的采用valid-ready双向握手机制，输出端与下游采用valid-only握手机制。数据拼接时先接收到的数据放到data_b的低位。电路的接口如下图所示。valid_a用来指示数据输入data_a的有效性，valid_b用来指示数据输出data_b的有效性；ready_a用来指示本模块是否准备好接收上游数据，本模块中一直拉高；rst_n是异步复位信号。
2023-03-01 21:45:52
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原创 Verilog进阶挑战（4）—— 信号发生器
请编写一个信号发生器模块，根据波形选择信号wave_choise发出相应的波形：wave_choice=0时，发出方波信号；wave_choice=1时，发出锯齿波信号；wave_choice=2时，发出三角波信号。时序逻辑 flag赋值慢一拍，需要再给flag赋值的时候同时增加或者减少wave，否则容易出现负值。wave_choise：2比特位宽的信号，根据该信号的取值不同，输出不同的波形信号。wave：5比特位宽的信号，根据wave_choise的值，输出不同波形的信号。clk：系统时钟信号。
2023-03-01 16:36:49
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原创 Verilog进阶挑战（3）—— 输入序列不连续的序列检测
请编写一个序列检测模块，输入信号端口为data，表示数据有效的指示信号端口为data_valid。当data_valid信号为高时，表示此刻的输入信号data有效，参与序列检测；当data_valid为低时，data无效，抛弃该时刻的输入。当输入序列的有效信号满足0110时，拉高序列匹配信号match。match：当输入信号data满足目标序列，该信号为1，其余时刻该信号为0。data_valid：输入信号有效标志，当该信号为1时，表示输入信号有效。data：单比特信号，待检测的数据。
2023-02-26 11:10:37
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原创 Verilog进阶挑战（2）—— 不重叠序列检测
请编写一个序列检测模块，检测输入信号（a）是否满足011100序列， 要求以每六个输入为一组，不检测重复序列，例如第一位数据不符合，则不考虑后五位。一直到第七位数据即下一组信号的第一位开始检测。当信号满足该序列，给出指示信号match。不重叠序列检测可以使用状态机或者计数器+序列检测的方式。not_match：当输入信号a不满足目标序列，该信号为1，match：当输入信号a满足目标序列，该信号为1，rst_n：异步复位信号，低电平有效。a：单比特信号，待检测的数据。clk：系统时钟信号。
2023-02-25 15:31:57
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原创 Verilog进阶挑战（1）—— 序列检测
请编写一个序列检测模块，检测输入信号a是否满足011XXX110序列（长度为9位数据，前三位是011，后三位是110，中间三位不做要求），当信号满足该序列，给出指示信号match。match：当输入信号a满足目标序列，该信号为1，其余时刻该信号为0。rst_n：异步复位信号，低电平有效。a：单比特信号，待检测的数据。clk：系统时钟信号。
2023-02-23 16:15:25
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原创 Verilog快速入门（18）—— 边沿检测
(1) 四选一多路器(2)异步复位的串联T触发器(3)奇偶校验(4)移位运算与乘法(5)位拆分与运算(6)使用子模块实现三输入数的大小比较(7)4位数值比较器电路(8)4bit超前进位加法器电路(9)优先编码器电路①(10)用优先编码器①实现键盘编码电路(11)8线-3线优先编码器(12)使用8线-3线优先编码器实现16线-4线优先编码器(13)用3-8译码器实现全减器(14)使用3-8译码器①实现逻辑函数(15)数据选择器实现逻辑函数(16)状态机(17)ROM的简单实现
2023-02-22 17:11:04
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原创 Verilog快速入门（17）—— ROM的简单实现
(1) 四选一多路器(2)异步复位的串联T触发器(3)奇偶校验(4)移位运算与乘法(5)位拆分与运算(6)使用子模块实现三输入数的大小比较(7)4位数值比较器电路(8)4bit超前进位加法器电路(9)优先编码器电路①(10)用优先编码器①实现键盘编码电路(11)8线-3线优先编码器(12)使用8线-3线优先编码器实现16线-4线优先编码器(13)用3-8译码器实现全减器(14)使用3-8译码器①实现逻辑函数(15)数据选择器实现逻辑函数(16)状态机(17)ROM的简单实现实
2023-02-22 17:07:24
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原创 Verilog快速入门（16）—— 状态机
(1) 四选一多路器(2)异步复位的串联T触发器(3)奇偶校验(4)移位运算与乘法(5)位拆分与运算(6)使用子模块实现三输入数的大小比较(7)4位数值比较器电路(8)4bit超前进位加法器电路(9)优先编码器电路①(10)用优先编码器①实现键盘编码电路(11)8线-3线优先编码器(12)使用8线-3线优先编码器实现16线-4线优先编码器(13)用3-8译码器实现全减器(14)使用3-8译码器①实现逻辑函数(15)数据选择器实现逻辑函数(16)状态机某同步时序电路转换表如下，请
2023-02-22 17:03:57
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原创 Verilog快速入门（14）—— 使用3-8译码器①实现逻辑函数
(1) 四选一多路器(2)异步复位的串联T触发器(3)奇偶校验(4)移位运算与乘法(5)位拆分与运算(6)使用子模块实现三输入数的大小比较(7)4位数值比较器电路(8)4bit超前进位加法器电路(9)优先编码器电路①(10)用优先编码器①实现键盘编码电路(11)8线-3线优先编码器(12)使用8线-3线优先编码器实现16线-4线优先编码器(13)用3-8译码器实现全减器(14)使用3-8译码器①实现逻辑函数下表是74HC138译码器的功能表.②请使用3-8译码器①和必要的逻辑门
2023-02-22 16:48:13
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原创 Verilog快速入门（13）—— 用3-8译码器实现全减器
用3-8译码器实现全减器请使用3-8译码器（其功能表见上一篇）和必要的逻辑门实现全减器，全减器接口图如下，A是被减数，B是减数，Ci是来自低
2023-02-22 16:40:19
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原创 Verilog快速入门（12）—— 使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器
使用8线-3线优先编码器实现16线-4线优先编码器请使用2片该优先编码器Ⅰ及必要的逻辑电路实现16线-4线优先编码器。优先编码器Ⅰ的真值表和代码已给出。可将优先编码器Ⅰ的代码添加到本题答案中，并例化
2023-02-21 17:24:55
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原创 Verilog快速入门（11）—— 8线-3线优先编码器
(1) 四选一多路器(2)异步复位的串联T触发器(3)奇偶校验(4)移位运算与乘法(5)位拆分与运算(6)使用子模块实现三输入数的大小比较(7)4位数值比较器电路(8)4bit超前进位加法器电路(9)优先编码器电路①(10)用优先编码器①实现键盘编码电路(11)8线-3线优先编码器输入描述：input [7:0] I ,input EI输出描述：output wire [2:0] Y ,output wi
2023-02-21 17:18:05
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原创 Verilog快速入门（10）—— 用优先编码器①实现键盘编码电路
(1) 四选一多路器(2)异步复位的串联T触发器(3)奇偶校验(4)移位运算与乘法(5)位拆分与运算(6)使用子模块实现三输入数的大小比较(7)4位数值比较器电路(8)4bit超前进位加法器电路(9)优先编码器电路①(10)用优先编码器①实现键盘编码电路请使用优先编码器①实现键盘编码电路，可添加并例化题目中已给出的优先编码器代码。10个按键分别对应十进制数0-9，按键9的优先级别最高；按键悬空时，按键输出高电平，按键按下时，按键输出低电平；键盘编码电路的输出是8421BCD码。要求：键盘
2023-02-21 16:49:21
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原创 Verilog快速入门（8）—— 4bit超前进位加法器电路
(1) 四选一多路器(2)异步复位的串联T触发器(3)奇偶校验(4)移位运算与乘法(5)位拆分与运算(6)使用子模块实现三输入数的大小比较(7)4位数值比较器电路(8)4bit超前进位加法器电路输入描述：输入信号：A_in[3:0],B_in[3:0]C_1类型：wire输出描述：输出信号：S[3:0]CO类型：wire它不考虑进位输入。其中A和B是两个加数，S是和，CoC_oCo是进位输出。2. 全加器全加器是多bit加法器的基础。CiC_iCi是进位输入，C
2023-02-20 20:58:57
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原创 Verilog快速入门（7）—— 4位数值比较器电路
(1) 四选一多路器(2)异步复位的串联T触发器(3)奇偶校验(4)移位运算与乘法(5)位拆分与运算(6)使用子模块实现三输入数的大小比较(7)4位数值比较器电路某4位数值比较器的功能表如下。请用Verilog语言采用门级描述方式，实现此4位数值比较器输入描述：input [3:0] A ,input [3:0] B输出描述：output wire Y2 , //A>Boutput
2023-02-20 20:43:13
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原创 Verilog快速入门（6）—— 使用子模块实现三输入数的大小比较
使用子模块实现三输入数的大小比较请编写一个子模块，将输入两个8bit位宽的变量data_a,data_b，并输出data_a,data_b之中较小的数。并在主模块中例化，实现输出三个8bit输入信号的最小值的功能。子模块的信号接口图如下：主模块的信号接口图如下：输入描述：clk：系统时钟rst_n：异步复位信号，低电平有效a,b,c：8bit位宽的无符号数输出描述：d：8bi
2023-02-20 20:39:21
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原创 Verilog快速入门（5）—— 位拆分与运算
现在输入了一个压缩的16位数据，其实际上包含了四个数据[3:0][7:4][11:8][15:12],现在请按照sel选择输出四个数据的相加结果,并输出valid_out信号（在不输出时候拉低）0: 不输出且只有此时的输入有效1：输出[3:0]+[7:4]2：输出[3:0]+[11:8]3：输出[3:0]+[15:12]
2023-02-20 20:31:22
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原创 Verilog快速入门（4）—— 移位运算与乘法
已知d为一个8位数，请在每个时钟周期分别输出该数乘1/3/7/8,并输出一个信号通知此时刻输入的d有效（d给出的信号的上升沿表示写入有效）信号示意图：3倍=2倍+1倍 or 4-17倍=4倍+2倍+1倍 or 8-1
2023-02-20 20:28:21
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转载 CP（Cyclic Prefix）循环前缀介绍
NR循环前缀（Cyclic Prefix）介绍循环前缀（CP）是指一个符号的前缀，在以OFDM无线系统中具有重复的结尾。接收器通常配置为丢弃循环前缀样本CP可用于对抗多径传播的影响。在LTE系统的时候，我们就使用CP来消除符号间的干扰，使用OFDM技术为什么会有符号间的干扰呢？
2023-02-20 10:47:20
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原创 Verilog快速入门（2）—— 异步复位的串联T触发器
T触发器是一种边沿敏感的存储单元。只有一个信号输入端T，在时钟有效边沿到来时，T端输入有效信号，则触发器翻转，否则触发器保持不变。因此T触发器能够实现有效的计数功能，常用于实现数字计数器。T触发器逻辑功能为：当T=0时，触发器状态不变Qn+1=Qn；当T=1时，在脉冲有效边沿到来时翻转。TQn1Q_{n+1}Qn10QnQ_nQn1∼Qn\sim Q_n∼Qn由触发器的特性表可以得特性方程以及状态转换图：图1-1状态转换图。
2023-02-19 16:57:26
402
转载 EVM计算公式和SNR的关系
EVM表征的是实际测试的信号和理想信号的矢量差。10*log10(SNR)的计算。Error Vector Magnitude（EVM），即误差向量幅度，其定义为。误差向量(包括幅度和相位的矢量)是在一个给定时刻理想。其中Z’®和R’®分别为测试得到的信号和参考信号。，能全面衡量调制信号的幅度误差和相位误差。
2023-02-06 16:22:07
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转载 扩频与扩频因子
在扩频通信技术中，在发送端信号被扩展到很宽的频带上发送，在接收端扩频信号带宽被压缩，恢复成窄带信号。干扰信号与扩频伪随机码不相关，被扩展到很宽的频带上后，进入与有用信号同频带内的干扰功率大大降低，从而增加了输出信号/干扰比，因此具有很强的抗干扰能力。不同的用户采用相互正交的扩频因子，得到的数据用各自的扩频因子进行还原来提取自己的数据。扩频通信系统将传送的信息扩展到很宽的频带上去，其功率密度随频谱的展宽而降低，甚至可以将信号淹没在噪声中，因此，其保密性很强。由于扩频占用更宽的频带，浪费了有限的频率资源。
2022-11-05 12:02:27
1856
转载 信道编码-卷积码、QC-LDPC码
卷积码是一种差错控制编码，由P.Elias于1955年发明。因为数据与二进制多项式滑动相关故称卷积码。卷积码在通信系统中应用广泛，如IS-95，TD-SCDMA，WCDMA，IEEE 802.11及卫星等系统中均使用了卷积码。卷积码使用（n，k，L）表示，码率为R。n为输出码字；k为输入的比特信息；L为约束长度，也称为记忆深度。R表示为R = k/n。
2022-11-05 11:37:43
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