Verilog快速入门（10）—— 用优先编码器①实现键盘编码电路

Verilog快速入门

(1) 四选一多路器
(2)异步复位的串联T触发器
(3)奇偶校验
(4)移位运算与乘法
(5)位拆分与运算
(6)使用子模块实现三输入数的大小比较
(7)4位数值比较器电路
(8)4bit超前进位加法器电路
(9)优先编码器电路①
(10)用优先编码器①实现键盘编码电路
(11)8线-3线优先编码器
(12)使用8线-3线优先编码器实现16线-4线优先编码器
(13)用3-8译码器实现全减器
(14)使用3-8译码器①实现逻辑函数
(15)数据选择器实现逻辑函数
(16)状态机
(17)ROM的简单实现
(18)边沿检测

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一、题目描述

请使用优先编码器①实现键盘编码电路，可添加并例化题目中已给出的优先编码器代码。

10个按键分别对应十进制数0-9，按键9的优先级别最高；按键悬空时，按键输出高电平，按键按下时，按键输出低电平；键盘编码电路的输出是8421BCD码。
要求：键盘编码电路要有工作状态标志，以区分没有按键按下和按键0按下两种情况。
优先编码器真值表如下图：

输入描述：
input [9:0] S_n
输出描述：
output wire[3:0] L ,
output wire GS

优先编码器代码如下：

module encoder_0(
   input      [8:0]         I_n   ,
   
   output reg [3:0]         Y_n   
);

always @(*)begin
   casex(I_n)
      9'b111111111 : Y_n = 4'b1111;
      9'b0xxxxxxxx : Y_n = 4'b0110;
      9'b10xxxxxxx : Y_n = 4'b0111;
      9'b110xxxxxx : Y_n = 4'b1000;
      9'b1110xxxxx : Y_n = 4'b1001;
      9'b11110xxxx : Y_n = 4'b1010;
      9'b111110xxx : Y_n = 4'b1011;
      9'b1111110xx : Y_n = 4'b1100;
      9'b11111110x : Y_n = 4'b1101;
      9'b111111110 : Y_n = 4'b1110;
      default      : Y_n = 4'b1111;
   endcase    
end 
     
endmodule

二、解析与代码

以下解析摘自答主牛客899589195号
1、首先确定电路输出L是8421BCD码，即是高电平有效的，而题目中给出的优先编码器输出Y_n是低电平有效的，故应当明确L和Y_n两者的状态是恰好相反的；

2、注意：键盘有10个按键，而所给的优先编码器是只有9个输入的；

3、此题关键在于着重理解： “键盘编码电路要有工作状态标志，以区分没有按键按下和按键0按下两种情况。” ： 这句话的潜台词是 按键按下和按键0按下时，电路的输出L的状态是一样的，因此在这种情况下可以通过GS信号来区分键盘是否处在工作状态，对应的真值表如下；

代码：

`timescale 1ns/1ns
module encoder_0(
   input      [8:0]         I_n   ,
   
   output reg [3:0]         Y_n   
);

always @(*)begin
   casex(I_n)
      9'b111111111 : Y_n = 4'b1111;
      9'b0xxxxxxxx : Y_n = 4'b0110;
      9'b10xxxxxxx : Y_n = 4'b0111;
      9'b110xxxxxx : Y_n = 4'b1000;
      9'b1110xxxxx : Y_n = 4'b1001;
      9'b11110xxxx : Y_n = 4'b1010;
      9'b111110xxx : Y_n = 4'b1011;
      9'b1111110xx : Y_n = 4'b1100;
      9'b11111110x : Y_n = 4'b1101;
      9'b111111110 : Y_n = 4'b1110;
      default      : Y_n = 4'b1111;
   endcase    
end 
     
endmodule

module key_encoder(
      input      [9:0]         S_n   ,         
 
      output wire[3:0]         L     ,
      output wire              GS
);
wire [3:0] tmp;
encoder_0 encoder_inst(
    .I_n(S_n[9:1]),
    .Y_n(tmp)
);
assign L = ~tmp;
assign GS = ~(&tmp)||(S_n == 10'b11_1111_1110);
endmodule