write_veilog生成的文件的用法

已于 2024-04-01 11:50:36 修改
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分类专栏： FPGA 文章标签： fpga开发
于 2024-04-01 11:50:10 首次发布
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本文链接：https://blog.csdn.net/weixin_62355917/article/details/137225362
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本文介绍了如何使用write_veilog在Vivado中生成edf网表文件用于功能仿真，以及区分write_verilog-modedesign生成的Verilog文件和modefuncsim导出的仅用于仿真的网表。
摘要由CSDN通过智能技术生成

write_veilog生成的文件的用法

文章目录

前言

整理原来的工程，发现有些代码是网表文件，有些代码是RTL源码，想要功能仿真，突然想到别人说网表不能仿真，对此表示疑惑，特地查了下，记录一下。

生成可供生成bit的网表方式：
Vivado生成edf网表文件及调用

write_verilog -mode design
生成的文件的使用方法，跟自己写的verilog的使用方法是一致的，生成的文件可以用来生成bit文件

write_verilog -mode funcsim
导出的功能仿真网表，仅用作仿真

La fille, Lynn!
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