write_veilog生成的文件的用法
前言
整理原来的工程,发现有些代码是网表文件,有些代码是RTL源码,想要功能仿真,突然想到别人说网表不能仿真,对此表示疑惑,特地查了下,记录一下。
生成可供生成bit的网表方式:
Vivado生成edf网表文件及调用
write_verilog -mode design
生成的文件的使用方法,跟自己写的verilog的使用方法是一致的,生成的文件可以用来生成bit文件
write_verilog -mode funcsim
导出的功能仿真网表,仅用作仿真