基于Verilog HDL的FPGA设计基础课内实验报告实验名称 数码管实验

实验四  数码管实验

一、实验目的：

1. 进一步熟悉Modelsim和Vivado仿真工具；
2. 掌握7段数码管显示译码器；
3. 掌握7段数码管数码管动态输出显示的方法。

二、实验内容:

1. 实现按动开关键，开关状态可以在对应位置的Led灯上显示；
2. 拨动开关的同时，在数码管上显示相应的十六进制数 0~F。

三、实验要求：

要求首先使用Modelsim软件进行功能仿真，然后使用Vivado软件综合，并下载到开发板进行电路功能测试。

四、实验步骤:

1. 采用VerilogHDL语言编程实现输入4位BCD码，输出是8位数码管显示码。
2. 用Modelsim进行功能仿真。
3. 设计顶层文件，实例化所设计的译码显示电路，关联开关、数码管和led灯，向上拨动SW[0]，led[0]亮，对应位置的数码管显示“0”，SW[1]~ SW[7]依次类推，拨动相应开关可以让对应数码管显示“1”~“7”，同时让对应位置的led灯根据开关状态点亮或者熄灭。
4. 用vivado综合并将电路下载到开发板进行电路功能测试。
5. （选做功能）在完成前面设计的基础上，引入SW[8]~ SW[15]。SW[8]~ SW[15]优先级别高于SW[0]~ SW[7]。例如，当SW[0]和SW[8]同时拨上去，对应位置的led灯都会亮，但是数码管显示“8”。

   五、实验思考

   通过Verilog HDL语言，我成功地描述了数字电路设计，并将其转化为可在硬件上运行的形式。在这一过程中，我积极运用ModelSim这一强大的仿真工具，全面验证和调试了我的设计。这一步骤对于深入理解电路行为、发现潜在问题以及改进设计至关重要。

   在整个设计过程中，我学到了如何编写顶层文件并实例化各个模块，将它们有机地组合成一个完整的系统。这种模块化设计方法不仅提升了代码的可重用性和维护性，还使得整个系统的结构更加清晰和易于管理。

   此外，我深刻认识到在设计过程中综合和测试的重要性。通过使用Vivado进行综合，并将设计下载到开发板进行功能测试，我能够确保我的设计在实际硬件上的正确性和可靠性。