参考：正点原子开拓者 FPGA 开发指南
一、数码管动态显示简介
由于一般的静态驱动操作虽然方便，但占用的I/0口较多，例如要驱动6位8段数码管，以静态驱动方式让数码管各个位显示不同的数值，如“123456”，需要占用6 × 8 = 48个I/O口，虽然对于FPGA这种I/O口较多的芯片而言，在资源允许的情况下可以使用，但一般不建议浪费宝贵的I/O口资源，尤其在I/O口资源紧张的情况下，所以对于多位数码管一般采用动态驱动方式使数码管显示数字。那么什么是动态驱动方式呢？
为了更好的理解数码管动态驱动，我们首先了解下市面上常见的多位数码管的内部连接。
以两位数码管为例，其内部连接如下图。由此图可知，两位8段数码管共10个引脚，每位数码管的阳极连接在一起，为共阳极数码管，每位数码管相同段的led的阴极连接在一起，这样当给第10和第5脚高电平，给第3脚低电平时，两个数码管的发光二极管A都点亮，对于此种数码管以静态方式驱动显然不可能显示像“18”这种个位与十位不同的数字。那么该如何显示数字“18”呢？
既然同时给第10和第5脚高电平不可行，那么是不是可以先给第5脚高电平，第10脚低电平，此时，让其显示数字“8”时，左边的数码管不显示，右边的数码管显示数字“8”；然后给第10脚高电平，第5脚低电平，此时，让其显示数字“1”时，左边的数码管显示数字“1”，右边的数码管不显示，这样就可以显示数字“18”了。但有一个问题，多长时间切换显示的数码管呢，时间如果太长就只能看到数字“8”或数字“1”了，时间太短呢，结果是显示不清晰而且显示亮度不够。由于人眼的视觉暂留（人眼在观察景物时，光信号传人大脑神经，需经过一段短暂的时间，光的作用结束后，视觉形象并不立即消失，这种残留的视觉称“后像”，视觉的这一现象则被称为“视觉暂留”）及发光二极管的余辉效应（当停止向发光二极管供电时，发光二极管亮度仍能维持一段时间），每位数码管的点亮时间为1～2ms时，显示效果能满足使用需要。数码管的这种驱动方式称为数码管的动态驱动，实际上就是分时轮流控制不同数码管的显示。
二、实验任务
本实验任务是使用FPGA开发板上的6位数码管以动态方式从0开始计数，每100ms计数值增加一，当计数值从0增加到999999后重新从0开始计数。
三、 程序设计
由实验任务和动态驱动的原理我们可以知道，若要让6个数码管轮流显示对应的数字，首先需要一个数码管动态显示模块，能够依次点亮6个数码管，并将对应的数据输出至数码管，也就是需要分别控制段选和位选信号；同时还需要一个计数模块，能够将0—999999依次输出至数码管动态显示模块。根据实验任务，我们可以大致规划出系统的控制流程：首先我们需要一个数码管动态显示模块在数码管上显示数据，其次需要一个计数控制模块实现从0到999999的变化，并将产生的数值通过数码管动态显示模块在数码管上显示出来。由此画出系统的功能框图如下所示：
程序中各模块端口及信号连接如下图所示：
FPGA顶层（top_seg_led）例化了以下两个模块：计数模块（count）以及数码管动态显示模块（seg_led）。实现各模块之间数据的交互。计数模块将计数值通过data端口传递给数码管动态显示模块，使能信号en使能数码管显示数据，小数点显示信号point控制小数点的显示，符号信号sign可以让数码管显示负号。
计数模块（count）：显示的数字每100ms加“1”。
数码管动态显示模块（seg_led）：数码管动态显示模块在数码管上以动态方式显示数值。
1、顶层模块的代码
module top_seg_led(
//global clock
input sys_clk , // 全局时钟信号
input sys_rst_n, // 复位信号（低有效）
//seg_led interface
output [5:0] seg_sel , // 数码管位选信号
output [7:0] seg_led // 数码管段选信号
);
//wire define
wire [19:0] data; // 数码管显示的数值
wire [ 5:0] point; // 数码管小数点的位置
wire en; // 数码管显示使能信号
wire sign; // 数码管显示数据的符号位
//*****************************************************
//** main code
//*****************************************************
//计数器模块，产生数码管需要显示的数据
count u_count(
.clk (sys_clk ), // 时钟信号
.rst_n (sys_rst_n), // 复位信号
.data (data ), // 6位数码管要显示的数值
.point (point ), // 小数点具体显示的位置,高电平有效
.en (en ), // 数码管使能信号
.sign (sign ) // 符号位
);
//数码管动态显示模块
seg_led u_seg_led(
.clk (sys_clk ), // 时钟信号
.rst_n (sys_rst_n), // 复位信号
.data (data ), // 显示的数值
.point (point ), // 小数点具体显示的位置,高电平有效
.en (en ), // 数码管使能信号
.sign (sign ), // 符号位，高电平显示负号(-)
.seg_sel (seg_sel ), // 位选
.seg_led (seg_led ) // 段选
);
endmodule
顶层模块中主要完成对其余模块的例化，并且实现各模块之间信号的交互。计数模块输出的数值data连接至数码管显示模块的输入端口data，数码管显示模块将输入的数据data输出至数码管上显示。
2、计数模块的代码
module count(
//mudule clock
input clk , // 时钟信号
input rst_n, // 复位信号
//user interface
output reg [19:0] data , // 6个数码管要显示的数值
output reg [ 5:0] point, // 小数点的位置,高电平点亮对应数码管位上的小数点
output reg en , // 数码管使能信号
output reg sign // 符号位，高电平时显示负号，低电平不显示负号
);
//parameter define
parameter MAX_NUM = 23'd5000_000; // 计数器计数的最大值
//reg define
reg [22:0] cnt ; // 计数器，用于计时100ms
reg flag; // 标志信号
//*****************************************************
//** main code
//*****************************************************
//计数器对系统时钟计数达10ms时，输出一个时钟周期的脉冲信号
always @ (posedge clk or negedge rst_n) begin
if (!rst_n) begin
cnt <= 23'b0;
flag<= 1'b0;
end
else if (cnt < MAX_NUM - 1'b1) begin
cnt <= cnt + 1'b1;
flag<= 1'b0;
end
else begin
cnt <= 23'b0;
flag <= 1'b1;
end
end
//数码管需要显示的数据，从0累加到999999
always @ (posedge clk or negedge rst_n) begin
if (!rst_n)begin
data <= 20'b0;
point <=6'b000000;
en <= 1'b0;
sign <= 1'b0;
end
else begin
point <= 6'b000000; //不显示小数点
en <= 1'b1; //打开数码管使能信号
sign <= 1'b0; //不显示负号
if (flag) begin //显示数值每隔0.01s累加一次
if(data < 20'd999999)
data <= data +1'b1;
else
data <= 20'b0;
end
end
end
endmodule
3、数码管动态显示模块
module seg_led(
input clk , // 时钟信号
input rst_n , // 复位信号
input [19:0] data , // 6位数码管要显示的数值
input [5:0] point , // 小数点具体显示的位置,从高到低,高电平有效
input en , // 数码管使能信号
input sign , // 符号位（高电平显示"-"号）
output reg [5:0] seg_sel, // 数码管位选，最左侧数码管为最高位
output reg [7:0] seg_led // 数码管段选
);
//parameter define
localparam CLK_DIVIDE = 4'd10 ; // 时钟分频系数
localparam MAX_NUM = 13'd5000 ; // 对数码管驱动时钟(5MHz)计数1ms所需的计数值
//reg define
reg [ 3:0] clk_cnt ; // 时钟分频计数器
reg dri_clk ; // 数码管的驱动时钟,5MHz
reg [23:0] num ; // 24位bcd码寄存器
reg [12:0] cnt0 ; // 数码管驱动时钟计数器
reg flag ; // 标志信号（标志着cnt0计数达1ms）
reg [2:0] cnt_sel ; // 数码管位选计数器
reg [3:0] num_disp ; // 当前数码管显示的数据
reg dot_disp ; // 当前数码管显示的小数点
//wire define
wire [3:0] data0 ; // 十万位数
wire [3:0] data1 ; // 万位数
wire [3:0] data2 ; // 千位数
wire [3:0] data3 ; // 百位数
wire [3:0] data4 ; // 十位数
wire [3:0] data5 ; // 个位数
//*****************************************************
//** main code
//*****************************************************
//提取显示数值所对应的十进制数的各个位
assign data0 = data % 4'd10; // 个位数
assign data1 = data / 4'd10 % 4'd10 ; // 十位数
assign data2 = data / 7'd100 % 4'd10 ; // 百位数
assign data3 = data / 10'd1000 % 4'd10 ; // 千位数
assign data4 = data / 14'd10000 % 4'd10; // 万位数
assign data5 = data / 17'd100000; // 十万位数
//对系统时钟10分频，得到的频率为5MHz的数码管驱动时钟dri_clk
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
clk_cnt <= 4'd0;
dri_clk <= 1'b1;
end
else if(clk_cnt == CLK_DIVIDE/2 - 1'd1) begin
clk_cnt <= 4'd0;
dri_clk <= ~dri_clk;
end
else begin
clk_cnt <= clk_cnt + 1'b1;
dri_clk <= dri_clk;
end
end
//将20位2进制数转换为8421bcd码(即使用4位二进制数表示1位十进制数）
always @ (posedge dri_clk or negedge rst_n) begin
if (!rst_n)
num <= 24'b0;
else begin
if (data5 || point[5]) begin //如果显示数据为6位十进制数，
num[23:20] <= data5; //则依次给6位数码管赋值
num[19:16] <= data4;
num[15:12] <= data3;
num[11:8] <= data2;
num[ 7:4] <= data1;
num[ 3:0] <= data0;
end
else begin
if (data4 || point[4]) begin //如果显示数据为5位十进制数，则给低5位数码管赋值
num[19:0] <= {data4,data3,data2,data1,data0};
if(sign)
num[23:20] <= 4'd11; //如果需要显示负号，则最高位（第6位）为符号位
else
num[23:20] <= 4'd10; //不需要显示负号时，则第6位不显示任何字符
end
else begin //如果显示数据为4位十进制数，则给低4位数码管赋值
if (data3 || point[3]) begin
num[15: 0] <= {data3,data2,data1,data0};
num[23:20] <= 4'd10; //第6位不显示任何字符
if(sign) //如果需要显示负号，则最高位（第5位）为符号位
num[19:16] <= 4'd11;
else //不需要显示负号时，则第5位不显示任何字符
num[19:16] <= 4'd10;
end
else begin //如果显示数据为3位十进制数，则给低3位数码管赋值
if (data2 || point[2]) begin
num[11: 0] <= {data2,data1,data0};
//第6、5位不显示任何字符
num[23:16] <= {2{4'd10}};
if(sign) //如果需要显示负号，则最高位（第4位）为符号位
num[15:12] <= 4'd11;
else //不需要显示负号时，则第4位不显示任何字符
num[15:12] <= 4'd10;
end
else begin //如果显示数据为2位十进制数，则给低2位数码管赋值
if (data1 || point[1]) begin
num[ 7: 0] <= {data1,data0};
//第6、5、4位不显示任何字符
num[23:12] <= {3{4'd10}};
if(sign) //如果需要显示负号，则最高位（第3位）为符号位
num[11:8] <= 4'd11;
else //不需要显示负号时，则第3位不显示任何字符
num[11:8] <= 4'd10;
end
else begin //如果显示数据为1位十进制数，则给最低位数码管赋值
num[3:0] <= data0;
//第6、5位不显示任何字符
num[23:8] <= {4{4'd10}};
if(sign) //如果需要显示负号，则最高位（第2位）为符号位
num[7:4] <= 4'd11;
else //不需要显示负号时，则第2位不显示任何字符
num[7:4] <= 4'd10;
end
end
end
end
end
end
end
//每当计数器对数码管驱动时钟计数时间达1ms，输出一个时钟周期的脉冲信号
always @ (posedge dri_clk or negedge rst_n) begin
if (rst_n == 1'b0) begin
cnt0 <= 13'b0;
flag <= 1'b0;
end
else if (cnt0 < MAX_NUM - 1'b1) begin
cnt0 <= cnt0 + 1'b1;
flag <= 1'b0;
end
else begin
cnt0 <= 13'b0;
flag <= 1'b1;
end
end
//cnt_sel从0计数到5，用于选择当前处于显示状态的数码管
always @ (posedge dri_clk or negedge rst_n) begin
if (rst_n == 1'b0)
cnt_sel <= 3'b0;
else if(flag) begin
if(cnt_sel < 3'd5)
cnt_sel <= cnt_sel + 1'b1;
else
cnt_sel <= 3'b0;
end
else
cnt_sel <= cnt_sel;
end
//控制数码管位选信号，使6位数码管轮流显示
always @ (posedge dri_clk or negedge rst_n) begin
if(!rst_n) begin
seg_sel <= 6'b111111; //位选信号低电平有效
num_disp <= 4'b0;
dot_disp <= 1'b1; //共阳极数码管，低电平导通
end
else begin
if(en) begin
case (cnt_sel)
3'd0 :begin
seg_sel <= 6'b111110; //显示数码管最低位
num_disp <= num[3:0] ; //显示的数据
dot_disp <= ~point[0]; //显示的小数点
end
3'd1 :begin
seg_sel <= 6'b111101; //显示数码管第1位
num_disp <= num[7:4] ;
dot_disp <= ~point[1];
end
3'd2 :begin
seg_sel <= 6'b111011; //显示数码管第2位
num_disp <= num[11:8];
dot_disp <= ~point[2];
end
3'd3 :begin
seg_sel <= 6'b110111; //显示数码管第3位
num_disp <= num[15:12];
dot_disp <= ~point[3];
end
3'd4 :begin
seg_sel <= 6'b101111; //显示数码管第4位
num_disp <= num[19:16];
dot_disp <= ~point[4];
end
3'd5 :begin
seg_sel <= 6'b011111; //显示数码管最高位
num_disp <= num[23:20];
dot_disp <= ~point[5];
end
default :begin
seg_sel <= 6'b111111;
num_disp <= 4'b0;
dot_disp <= 1'b1;
end
endcase
end
else begin
seg_sel <= 6'b111111; //使能信号为0时，所有数码管均不显示
num_disp <= 4'b0;
dot_disp <= 1'b1;
end
end
end
//控制数码管段选信号，显示字符
always @ (posedge dri_clk or negedge rst_n) begin
if (!rst_n)
seg_led <= 8'hc0;
else begin
case (num_disp)
4'd0 : seg_led <= {dot_disp,7'b1000000}; //显示数字 0
4'd1 : seg_led <= {dot_disp,7'b1111001}; //显示数字 1
4'd2 : seg_led <= {dot_disp,7'b0100100}; //显示数字 2
4'd3 : seg_led <= {dot_disp,7'b0110000}; //显示数字 3
4'd4 : seg_led <= {dot_disp,7'b0011001}; //显示数字 4
4'd5 : seg_led <= {dot_disp,7'b0010010}; //显示数字 5
4'd6 : seg_led <= {dot_disp,7'b0000010}; //显示数字 6
4'd7 : seg_led <= {dot_disp,7'b1111000}; //显示数字 7
4'd8 : seg_led <= {dot_disp,7'b0000000}; //显示数字 8
4'd9 : seg_led <= {dot_disp,7'b0010000}; //显示数字 9
4'd10: seg_led <= 8'b11111111; //不显示任何字符
4'd11: seg_led <= 8'b10111111; //显示负号(-)
default:
seg_led <= {dot_disp,7'b1000000};
endcase
end
end
endmodule
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