【FPGA静态时序分析与时序约束_2】基础知识总结2

【FPGA静态时序分析与时序约束_2】基础知识总结

1、时钟、时钟抖动、时钟偏差、时钟不确定性

1-1 时钟

理想的时钟模型是一个占空比为 50%的方波。如图所示：

• 时钟在FPGA中，是逻辑运行的一个基准。

• 实际电路中输入给 FPGA 的晶振时钟信号其实是正弦波，这个波形不影响 FPGA 对时钟的识别。如下图：
  

1-2 时钟抖动

时钟抖动（ Clock Jitter）是相对于理想时钟沿实际时钟存在不随时间积累的、时而超前、时而滞后的偏移称为时钟抖动（时钟脉冲宽度发生暂时变化，也就是 T cycle【时钟周期】或大或小）。

1-3 时钟偏差

时钟偏差（Clock Skew）是指