2020Ti电赛体会与经验

写在前面

2020年的Ti电赛我们选择的是E题,四天三夜的结果是可喜可贺的,我们以全校最高分杀出学校,并在上海市评审中获得了省一。
在获奖兴奋之余,团队也想把备赛的思路,所作的准备工作以及一些经验与大家分享,便有了这篇CSDN,希望也能得到大家的建议与经验,一起进步。

要想打好电赛,必须要提前做好充足的软硬件准备。

第一是要完整准备清单中的元件和模块:
这样可以为综合选择题目提供条件,不会因为缺少重要部件而无法做题。

第二是对于常用基础元件的准备:
我们选择了小而全的做法,小是指数量少,够用即可。全是指覆盖全。尤其对于常用ic,mos和bjt,我们提出了mos电压电流等级覆盖和bjt应用覆盖的要求,mos从高低压大电流应用,到信号应用,bjt准备了通用,高频和音频对管。值得一提的是,音频对管的准备为E题提供了低噪稳定的基础。同时,对于元器件的管理也相当重要,对元件封袋,贴标签,放在箱子里统一管理,务必做到心中有数。

第三是对仪器和工具的准备:
除了实验台常用仪器外,这里还强烈推荐配备逻辑分析仪、LCR表和第二块万用表,调试的时候超级方便。对于工具,我认为一是好用,二是数量够,有些工具如镊子本身就比较脆弱,更有必要多做准备。

第四是对软件的准备:
大型软件:所开发MCU的IDE,python IDE ,matlab……
工具软件:常用的串口调试助手,串口画图工具,参数计算器……

要想打好电赛,必须做好一定的知识技能储备。

第一是硬件知识:
1.模电!!!其实模电说白了就是教我们怎么搭一个功放机,从整流,滤波,稳压到前级,后级,再到保护,指示电路等等,这些东西是最基本也是最重要的硬件知识,一定要吃透。
2.常用电路“套路”:现在电路讲究模块化,尤其是单片机外围电路(例如mos驱动,电机驱动,显示器件驱动等),基本上已经完全成型了,不要浪费比赛宝贵的时间去搜索,在之前就准备并且验证好。

第二是MCU知识:
MCU作为系统控制的核心,其在电赛中的重要性不言而喻。
1.首先,我们需要对所开发的MCU的集成开发环境有一个较为详细的了解,熟悉MCU的一些基本配置的方法(比如系统时钟的配置、调试接口的配置等),对整体的开发流程做到心中有数。
2.其次,一些常用外设的驱动代码的积累也很重要,比如UART,ADC,I2C,SPI等,这些都是在电赛中常用的外设或协议,如何正确有效地驱动,极限性能如何,这些都是我们需要进行的知识储备。
3. 最后,我们还需要熟悉掌握基本的调试技巧和常见问题的解决方法。只有这样,我们才能在电赛中从容冷静地快速完成目标要求。

第三是算法知识:
关于算法方面,用到了很多数字信号处理的算法。
由于电赛时间非常紧张,在比赛期间,我们需要在以最快的速度搜索到现有的成熟的算法,以尽量高的效率集成到我们的系统中。备赛期间,我们就准备了一系列数字处理算法,并且搜集了它们相应的常用场景。例如,应对心电信号的处理,常用的检测算法有小波变换,常用的压缩算法有转折点压缩等;对于电压信号的频谱分析,计算THD,常用的FFT算法以及相关的加窗操作也是需要我们迅速掌握的。
这些算法方面的前期准备,对于电赛时的发挥都是很有帮助的。

第四是焊接知识:
电赛的板子以洞洞板为多,这是要求会焊拖焊,否则每根线都要使用跳线端接,对于时间和稳定性影响很大。
对于烙铁温度的调节和手感也很重要,清楚多高温度,接触多长时间,焊点融化多少。

要想打好电赛,必须有几个“降维打击”的高招。

例如:
1.使用双目摄像头很难校准,但直接使用realsense就很简单
2.使用stm32f4芯片fft点数很少,使用stm32H7(时钟×3,RAM×4),即可直接满足要求
3.普通模拟电路工作点与计算复杂,使用类运放电路搭建(平衡式深度负反馈)即可直接将问题简化。

这些招数的特点就是:能够直接简化问题,内部性能比较优益理想
这些高招的积累便是工程经验和项目经历使然,大家还是多做,多积累一些为好。

2020年ti电赛的E题是一个有趣的挑战。这道题目要求参赛者使用Verilog语言设计一个时钟模块,并通过FPGA实现该模块的功能。 时钟模块在数码时钟、计时器、通信协议等许多电子设备中都是非常重要的组成部分。设计一个时钟模块需要考虑到准确性、稳定性和功耗等因素。 在解答这道题目时,我首先会设计一个计数器,用于记录时钟的周期。然后,我会在Verilog代码中实现时序逻辑,以便将计数器的值转换为时、分、秒等可读的形式。 我会使用Verilog中的时钟分频器和计数器功能来实现这个模块。时钟分频器可以将输入时钟的频率降低到合适的范围,而计数器则可以记录时钟的周期。此外,我还会使用Verilog中的时序逻辑操作来进行时钟的功能转换。 在设计过程中,我会注重时钟模块的精度和稳定性。我会选择合适的时钟源,并对时钟信号的延迟进行调整,以确保模块的输出准确无误。另外,我也会考虑到功耗的问题,尽量优化设计以减少功耗。 在完成Verilog代码的编写后,我会使用FPGA来实现时钟模块。通过FPGA的可编程特性,我可以将Verilog代码下载到FPGA芯片中,从而将设计的时钟模块体现在实际硬件中。 总之,2020年ti电赛的E题是一个有挑战性的题目,要求参赛者设计一个完整的时钟模块。在回答这道题目时,我会注重准确性、稳定性和功耗等因素,并将Verilog代码通过FPGA实现,使设计的时钟模块能够在实际硬件中运行。
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