使用元件例化的方式以一位全加器构建出四位全加器

最新推荐文章于 2022-09-08 23:51:38 发布

whywhatwhenhow

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分类专栏： vhdl 文章标签： vector signal library

本文链接：https://blog.csdn.net/whywhatwhenhow/article/details/4693328

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这篇博客介绍如何利用元件例化的方法，通过一个一位全加器的设计实现一个四位全加器。首先，定义了一位全加器的实体和结构行为，然后在四位全加器的架构中，使用生成语句（generate）和元件例化（component instantiation）将一位全加器连接起来，形成完整的四位全加器逻辑。最后，输出进位和加法结果。

摘要由CSDN通过智能技术生成

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity yiwei is
    Port ( a : in std_logic;
           b : in std_logic;
           cin : in std_logic;
     cout: out std_logic;
           s : out std_logic);
end yiwei;
architecture Behavioral of yiwei is
begin
s <= a xor b xor cin;
cout <= (a and b) or ((a or b) and cin);
end Behavioral;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity siwei is
PORT (
    m,n : in std_logic_vector (3 downto 0);
    r : out std_logic_vector (3 downto 0);
    x :in std_logic ;
    y :out std_logic
    );
end siwei;

architecture jiafaqi of siwei is

component yiwei
   Port ( a : in std_logic;
           b : in std_logic;