FPGA学习之元件例化

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在接连学习写了一些简单的像流水灯、数码管、按键控制例程之后，发现每次写VHDL都会用到相同的process，比如对输入频率进行分频的process等。如果能对这些类似的进程进行一下封装，每次写新代码的时候，就不需要再写相同的代码，而是直接调用我们做的封装，明显会方便很多，还增强了可移植性。

这种封装的方式就是元件例化

接下来介绍元件例化的具体实现方式：

首先新建一个.vhd文件，写入一个分频的进程：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_arith.ALL;
use IEEE.STD_LOGIC_unsigned.ALL;

entity tim_div is
    Port ( rst : in  STD_LOGIC;
           clk : in  STD_LOGIC;
           pl_n : in  integer;
			  div_clk : out  STD_LOGIC);
end tim_div;

architecture Behavioral of tim_div is
signal div_clk_tmp : std_logic;

begin
div_clk <= div_clk_tmp;

process (clk,rst,pl_n)   
variable counter : integer range 0 to 50000000 := 0;
begin  
   if rst = '0' then
      counter := pl_n;
		div_clk_tmp <= '0';
   elsif (clk'event and clk = '1') then
      if counter > 1 then
			counter := counter - 1;
      else
			counter := pl_n;
			div_clk_tmp <= not div_clk_tmp;
      end if;
   end if;
end process;

end Behavioral;

实现方式很简单，先定义实体，然后定义接口：包括复位口，时钟口，一个pl_n口，和一个分频时钟输出口。在process里面实现了分频，具体多少分频由pl_n决定。

architecture Behavioral of top is
signal temp : integer range 0 to 4;
signal pl_n : integer;

component tim_div
Port ( rst : in  STD_LOGIC;
           clk : in  STD_LOGIC;
           pl_n : in  integer;
			  div_clk : out  STD_LOGIC);
end component;

然后我们在top顶层文件中，加入对该元件的声明：关键字component ，注意这里接口要与定义的底层文件一致。

最后我们只需要例化元件即可：

U0 : tim_div
port map (
   rst => rst,
	clk => clk,
	pl_n => pl_n,
	div_clk => sound
);

这里注意左边是例化元件的端口，右边是顶层文件定义的与例化元件端口类型相同的数据类型，这里最后一句是将分频之后的信号输出给sound信号。
在进行语法检查之前，要把我们写的底层文件添加到顶层top文件中，方法是右键top文件，然后选择add source就可以了

这样就完成了元件例化的学习，使用元件例化，顶层文件有没有显得很清晰？