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RSS订阅原创 SystemVerilog LRM 学习笔记 -- SV Scheduler仿真调度
1. 为什么要理解scheduler？SystemVerilog是HDVL语言，相较与Verilog，除了面向HW design应用，也为了提高verif的效率。所以其仿真调度算法在向下兼容Verilog的同时，增加了不少新的‘Time region’,以便更好的支持program块等针对验证需求的新特性。SV不同于C/C++等软件语言，为了对硬件进行仿真建模，所以有很多并行的proces...
2018-08-29 22:13:49
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原创 System Verilog LRM 学习笔记 -- 字面常量
1. 整数型字面常量1.1整数型字面常量表示方法有两种：数字直接表示：会被系统识别为32bit宽的有符号数。 指定size和进制，如12‘hDBA, 有可选的宽度,（’）, s/S有符号数指示，和数字组成。 默认是无符号数，只有含s/s符号数指示时被识别为有符号数， 如12‘shDBA.1.2 负数是二进制补码的形式表示1.3 整数型字面常量的补齐和截断，padded to l...
2018-08-28 16:43:31
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原创 System Verilog LRM 学习笔记 -- 数据类型
一般的SystemVerilog专业书不会全方位细致的讲SV，所以过一遍Accellera的SV LRM还是很有必要的。IEEE SV标准: IEEE 1800-2017 - IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification LanguageAccellera的...
2018-08-20 12:38:14
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空空如也
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