Skew 和 Jitter？

1. Skew      

    1.1 Skew定义

    首先说一下什么是Skew，先来看看JEDEC Standard-jesd65b标准上的定义：

      skew (time):  The magnitude of the time difference between two events that ideally would occur simultaneously.

     Skew的种类很多，有output skew, band skew, clock skew等。不管是哪种Skew，一般都指两个时间的时间差。 如图1所示。

图 1 output skew

       图1电路理想情况下四个输出都是同时变化的，但是由于电路内部互联、温度、工艺等变化，导致输出不能同时动作，任意两个输出间变化的时间差就称作output skew。同理也可以清楚的明白其他类型的Skew。

       1.2 Clock Skew

       在Digital IC Timing Issue中，我们最关心的是Clock Skew。一般，我们将两个时钟之间的相位差称作Clock Skew。

       现在的IC内部采用同步电路逻辑(Synchronous Circuit), Clock Signal 要求最好都能够同时到达时序电路中的每个寄存器，但是随着芯片逻辑规模越来越大，clock skew 变的越来越严重。引起Skew的因素很多，主要是互联延时(wire-Interconnect)、温度、工艺、电容耦合等。并且随着芯片工作频率的不断增加，所能承受的Skew裕量也越来越有限。这就要求我们改进CTS(Clock Tree Synthesis)算法，提高制造的工艺，提升Skew-Tolerance。

        为了分析方便，举一个简单的同步电路的例子，所以对Skew的分析都是基于该电路。如图2所示一个简单的时序电路。

    图2 Single-phase 下的Local data path(sequnent-adjacent Flip-Flops)

        对于图2，称之为一个local data path, 在同步时序电路分析中，静态时序分析方法都是基于这种path对电路时序进行分析的。我们先来看看这个电路如何Skew如何计算。

T skew (Ri,Rj)=T ci - T cf

显然这个值可正也可负。这要取决于两个寄存器时钟打拍的大小。

        上面说了那么多，Skew究竟有什么用呢？既然我们尽量要求时钟能够同时的到达每个寄存器，那么Skew不是为0吗？当然，但是现实情况并不一定是，我们可以利用非零的Skew来提升系统的工作频率（降低系统的时钟周期），关于最大工作频率（时钟周期）的计算会在后续的博文中详细介绍。先来看看图3 Zero-Skew下的情况。

时钟到达每个寄存器的时间都延时了3ns，Skew为0，