【Verilog异步清零计数器】

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

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前言

本人只是初学，代码经过实验验证，仅供参考
我自己查找模仿编写运行的代码，如有侵权，联系删除。

一、异步清零的计数器

这是异步清零+控制加减法+进位指示灯的计数器

1.代码

代码如下（示例）：

module jishu_125 (CLK,RST,x,q,co);	//时钟信号，清零信号，加减法控制端，输出，进位输出
	input CLK,RST,x;
	output[3:0] q;
	output co;
	reg[3