【Verilog分频器】

前言

本人只是初学，代码经过实验验证，仅供参考
我自己查找模仿编写运行的代码，如有侵权，联系删除。

说明

实验箱内部自带的时钟是 50MHz，实验中计数器时钟采用 1Hz，
故实验中先要采用分频器，将 50MHz 信号分频为 1Hz

代码段

module div_125 (clk,a);
	input clk;
 	output reg a;
 	reg[25:0] q;
 	always@(posedge clk)
  	begin 
   		if(q==24999999)
   		begin
    			q<=0;
    			a<=~a;
   		end
   		else 
    		q<=q+1;
	end
endmodule

总结

简单的分频器程序，大学生看到了估计也会笑的程序啦