浮点IP自动化仿真-1

最新推荐文章于 2024-07-25 17:21:09 发布

TT有了阳光唔

最新推荐文章于 2024-07-25 17:21:09 发布

阅读量92

点赞数

分类专栏：嵌入式系统（FPGA\Altera\Xilinx）文章标签： verilog fpga开发

本文链接：https://blog.csdn.net/wtt15172336383/article/details/132639977

版权

嵌入式系统（FPGA\Altera\Xilinx）专栏收录该内容

4 篇文章 0 订阅

订阅专栏

仿真步骤
调用IP>建立库>映射库>编译点v文件（在./filelist.f中）>映射对应quatus编译库文件路径>编译时间
.do文件内容如下：

if [file exists work] {
    vdel -all
}
vlib work
vmap work work 
vlog -f ./filelist.f
vsim	-L E:/modelsim_win32/alter_simlib_2018/verilog_libs/altera_lnsim_ver \
		-L E:/modelsim_win32/alter_simlib_2018/verilog_libs/altera_mf_ver \
		-L E:/modelsim_win32/alter_simlib_2018/verilog_libs/altera_ver \
		-L E:/modelsim_win32/alter_simlib_2018/verilog_libs/lpm_ver \
		-L E:/modelsim_win32/alter_simlib_2018/verilog_libs/sgate_ver \
		-L E:/modelsim_win32/alter_simlib_2018/verilog_libs/twentynm_hip_ver \
		-L E:/modelsim_win32/alter_simlib_2018/verilog_libs/twentynm_hssi_ver \
		-L E:/modelsim_win32/alter_simlib_2018/verilog_libs/twentynm_ver  work.sys_top_tb
run 100ms
coverage report -file coverage.txt
quit

值得注意的是.f中文件在.do中运行时会分先后顺序，被例化的.v要在例化文件的前面运行，否则报错。看到以下报错你一定懵了，明明加了该.v，怎么就不存在了！！！是不是环境不对？是不是库编译的不对？

# ** Error: (vcom-11) Could not find work.dspba_library_package.
# ** Error (suppressible): G:/ADC/Multiple_Slope/multi_slope_ADC/src/ip/fp_function/fp_function/dspba_library.vhd(15): (vcom-1195) Cannot find expanded name "work.dspba_library_package".
# ** Error: G:/ADC/Multiple_Slope/multi_slope_ADC/src/ip/fp_function/fp_function/dspba_library.vhd(15): Unknown expanded name.

详见下图：在这里插入图片描述
整数计算结果：