Cadence SI........
Marvin_wu
这个作者很懒,什么都没留下…
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信号完整性之差分对设计4(差分对约束)
建立差分对约束:(1)设置差分对约束,从SigXplorer PCB SI GXL打开diff_sim.top拓扑。(2)执行Setup-Constraints,弹出Set Topology Constraints对话框(3)选择Diff Pair标签页,设置如图:(4)单击OK,关闭对话框,File->Save,保存拓扑,File->Exit。(5)应原创 2014-08-14 14:51:44 · 2491 阅读 · 0 评论 -
信号完整性之差分对设计3(仿真差分对)
对差分对仿真,首先要提取差分对的拓扑,然后对其进行仿真并对仿真结果进行分析。(1)启动Allegro PCB SI GXL,打开D:\diffPair\PCI4.brd。(2)执行Analyze->Preferences,弹出Analysis Preferences对话框。(3)在InterconnectModels标签页设置Percent Manhattan为100,Defa原创 2014-08-14 10:03:00 · 4433 阅读 · 0 评论 -
信号完整性研究系列--何时会遇到信号完整性问题
来源:于争博士《信号完整性研究》http://www.sig007.com 多年前,在我开始研究信号完整性问题时也曾经有过这样的疑问,随着对信号完整性理解的深入,便没有再仔细考虑。后来在产品开发过程中,朋友同事经常向我提出这一问题。有些公司制作复杂电路板,硬件总也调不通,于是找到我,当我解决了问题,并告诉他们,原因就在于没有处理好信号完整性设计,负责开发的硬件工程师也会提出翻译 2014-08-17 14:20:58 · 1727 阅读 · 0 评论 -
信号完整性研究系列--什么是信号完整性
来源:于争博士《信号完整性研究》http://www.sig007.com 如果你发现,以前低速时代积累的设计经验现在似乎都不灵了,同样的设计,以前没问题,可是现在却无法工作,那么恭喜你,你碰到了硬件设计中最核心的问题:信号完整性。早一天遇到,对你来说是好事。 在过去的低速时代,电平跳变时信号上升时间较长,通常几个ns。器件间的互连线不至于影响电路的功能,没翻译 2014-08-17 14:07:26 · 4171 阅读 · 0 评论 -
信号完整性研究系列--重视信号上升时间
来源:于争博士《信号完整性研究》http://www.sig007.com 信号的上升时间,对于理解信号完整性问题至关重要,高速pcb 设计中的绝大多数问题都和它有关,你必须对他足够重视。 信号上升时间并不是信号从低电平上升到高电平所经历的时间,而是其中的一部分。业界对它的定义尚未统一,最好的办法就是跟随上游的芯片厂商的定义,毕竟这些巨头有话语权。通常有翻译 2014-08-17 14:28:50 · 2048 阅读 · 0 评论 -
信号完整性研究系列--信号上升时间与带宽
来源:于争博士《信号完整性研究》http://www.sig007.com 在前文中我提到过,要重视信号上升时间,很多信号完整性问题都是由信号上升时间短引起的。本文就谈谈一个基础概念:信号上升时间和信号带宽的关系。 对于数字电路,输出的通常是方波信号。方波的上升边沿非常陡峭,根据傅立叶分析,任何信号都可以分解成一系列不同频率的正弦信号,方波中包含了非常丰翻译 2014-08-17 14:50:43 · 8359 阅读 · 0 评论 -
信号完整性研究系列--电压容限
来源:于争博士《信号完整性研究》http://www.sig007.com 在高速pcb 设计中,有很大一部分工作是进行噪声预算,规划系统各种噪声源产生噪声大小。这就涉及到一个非常基础但十分重要的概念:电压容限。电压容限是指驱动器的输出与接收端输入在最坏情况下的灵敏度之间的差值。很多器件都是输入电压敏感的。图中显示了驱动器输出与接受器输入电压之间的逻辑关系。翻译 2014-08-17 15:04:02 · 1526 阅读 · 0 评论 -
信号完整性研究系列--什么是地弹
来源:于争博士《信号完整性研究》http://www.sig007.com 所谓“地弹”,是指芯片内部“地”电平相对于电路板“地”电平的变化现象。以电路板“地”为参考,就像是芯片内部的“地”电平不断的跳动,因此形象的称之为地弹(ground bounce)。当器件输出端有一个状态跳变到另一个状态时,地弹现象会导致器件逻辑输入端产生毛刺。 那么“地弹”是如何翻译 2014-08-18 12:28:22 · 7634 阅读 · 0 评论 -
信号完整性研究系列--电容的去耦时间
来源:于争博士《信号完整性研究》http://www.sig007.com 在电源完整性设计一文中,推荐了一种基于目标阻抗(target impedance)的去耦电容设计方法。在这种方法中,从频域的角度说明了电容选择方法。把瞬态电流看成阶跃信号,因而有很宽的频谱,去耦电容必须在这个很宽的频谱内使电源系统阻抗低于目标阻抗(target impedance)。电容的选择是分频翻译 2014-08-18 12:43:29 · 1642 阅读 · 0 评论 -
信号完整性研究系列--理解临界长度
来源:于争博士《信号完整性研究》http://www.sig007.com 很多人对于 PCB 上线条的临界长度这个概念非常模糊,甚至很多人根本不知道这个概念,如果你设计高速电路板却不知道这个概念,那可以肯定,最终做出的电路板很可能无法稳定工作,而你却一头雾水,无从下手调试。 临界长度在业界说法很混乱,有人说 3 英寸,有人说1 英寸,我还听说过很多其他的说翻译 2014-08-18 12:37:42 · 1845 阅读 · 0 评论 -
Cadence 信号完整性(一)-- 仿真步骤3
(2)单击“Identify DC Nets”,弹出“Identify DC Nets”窗口,如图2-6 所示: 图 2-6 Identify DC Nets 窗口(3)在“Net”列表中选择网络如“GND_EARTH”,在“Voltage”栏双击“NONE”输入相应的电压值如0,并按下“Tab翻译 2013-12-12 23:10:32 · 9279 阅读 · 0 评论 -
Cadence 信号完整性(一)-- 仿真步骤1
目录1.仿真前的准备工作 1.1 找到需要仿真的芯片的IBIS 模型 1.2 模型转换(IBIS→DML) 1.3 添加模型到Cadence 的模型库中2.对电路板进行设置(Setup Advisor) 2.1 准备好要仿真的电路板 2.2 调用参数设置向导 2.3 叠层设置 2.4 设置DC 电压值 2.5 器件设置(Dev翻译 2013-12-12 00:32:47 · 25026 阅读 · 3 评论 -
Cadence 信号完整性(一)-- 仿真步骤2
在这里要完成两项工作:(1) 把所用到的模型加到模型库中。 选择“Add existing library”→“Local Library”,如图1-8 所示: 图 1-8 添加模型(单个)选择相应的模型后,选择“打开”,这种方法只能一个一个的添加。 如果要添加的模型比较多可以选择“Add existing library翻译 2013-12-12 00:45:00 · 8598 阅读 · 1 评论 -
Cadence 信号完整性(一)-- 仿真步骤4
SI Audit 功能允许确认一个特殊的网络或一群网络是否能够被提取来分析。(1)单击“SI Audit”,弹出“Net Audit”窗口,如图2-18 所示: 图 2-18 Net Audit 对话框(2)在“Net filter”栏中输入要“A15”→按下“Tab”(如图2-19 所示)→单击“Auditselecte翻译 2013-12-13 14:58:08 · 6873 阅读 · 0 评论 -
信号完整性之差分对设计6(后布线分析)
对已经完成布线的差分对进行后布线分析。(1)执行菜单命令Analyze-Preferences,选择Interconnect Models,设置互连参数如图:(2)单击OK,关闭对话框。(3)打开Allegro Constraint Manager,执行Tools-Options,弹出Options窗口,按图进行设置:(4)在Allegro Constraint M原创 2014-08-15 13:42:32 · 1595 阅读 · 1 评论 -
信号完整性之差分对设计5(差分对布线)
在差分对约束的情况下对差分对进行布线,实例下载地址:http://download.csdn.net/detail/wu20093346/7747837(1)使用Allegro PCB SI GXL打开PCI5.brd。执行Display-Ratsnest,弹出Display-Ratsnest对话框。(2)在Select By栏选择Net,在Net Filter输入LOOP*。原创 2014-08-15 12:49:32 · 3786 阅读 · 0 评论 -
信号完整性之差分对设计2(仿真前准备)
在Layout cross-section中设置正在使用的差分对的差分阻抗为100欧,打开D:\diffPair\PCI2.brd。(1)执行Setup->Cross-Section,弹出Layout Cross Section,在右下角选中Show Single Impedance,如图,Top层的阻抗为65.762欧:(2)单击Top前的“2”,单击右键,选择Add Layer原创 2014-08-13 14:31:18 · 3294 阅读 · 2 评论 -
Cadence 16.5 OrCAD Capture CIS 突然打不开(解决办法)
版本:Cadence SPB16.5 Design Entry CIS 中的 OrCAD Capture CIS 一直都能正常使用但是有一次打开,卡住进不了主界面然后就一次也没打开过但是PCB Editor可以打开把Cadence 卸了重新再安装还是老样子问题出在注册表,卸载时候并没有改变注册表解决:运行->regedit->找到HKEY_CURRENT_USER\原创 2014-01-03 13:38:20 · 29957 阅读 · 9 评论 -
Cadence 信号完整性(二)-- 电源完整性理论基础1
随着PCB设计复杂度的逐步提高,对于信号完整性的分析出了反射、串扰及EMI外,稳定可靠的电源供应也成为设计者们重点研究的方向之一。尤其是当开关器件数目不断增加,核心电压不断减小时,电源的波动往往会给系统带来致命的影响,于是人们提出了新的名词--电源完整性,简称PI,Power Integrity。其实,PI和SI是紧密联系在一起的,只是以往的EDA仿真工具在进行信号完整性分析时,一般都是简单地假设翻译 2014-01-21 14:55:18 · 3201 阅读 · 0 评论 -
Cadence 信号完整性(二)-- 电源完整性理论基础2
3.同步开关噪声分析 同步开关噪声SSN是指当器件处于开关状态,产生瞬间变化的电流,在经过回流途径上存在的电感时,形成交流压降,从而引起噪声。如果是由于封装电感引起地平面的波动,造成芯片地和系统地不一致,这种现象称为地弾,Ground Bounce。同样,如果是由于封装电感引起的芯片和系统电源差异,就称为电源反弹,Power Bounce。所以,严格地说,同步开关噪声并不完全是电源翻译 2014-01-21 16:35:01 · 2838 阅读 · 0 评论 -
Unable to open ...\tools\capture\allegro.cfg for reading
使用Capture CIS 生成网表时,出现错误:Unable to open ...\tools\capture\allegro.cfg for reading. Please correct the above error(s) to proceed根据提示的信息可以判断,是allegro.cfg文件的打开出现了问题,导致出错。解决办法:①选中工程,选择Tools->Cre原创 2014-06-26 16:05:34 · 7531 阅读 · 2 评论 -
Allegro修改shape网络节点
使用Allegro时修改shape的网络节点方法:①选择shape->Select Shape or Void/Cavity②点击(...)修改网络节点的名字 ③修改完成原创 2014-06-30 16:50:50 · 9194 阅读 · 0 评论 -
Allegro批量复制Via并保持net属性
使用Allegro时需要批量复制net属性是GND或是其它属性的Via:批量选中Via后点击Copy或'Shift+F5'然后完成复制,如图:复制完,我们可能发现,这些复制的Via的net属性不是我们想要的GND属性注意选择上Retain net of vias可以解决这一问题:该选项允许我们在复制时候保留via的net属性原创 2014-06-30 17:46:29 · 9951 阅读 · 0 评论 -
Cadence 电源完整性仿真实践(二)
通过以上步骤对每个平面进行了单节点分析并观测了响应曲线,接下来将观测平面对的目标阻抗是否满足要求,通过选择电容器的方法来减小含有电容器阻抗响应曲线中的反谐振波峰。在SigWave窗口中所显示的Impendance with Caps曲线上单击鼠标右键,选择Add Marker->Vertical,拖动垂直游标,移动到响应曲线的反谐振波峰处。反谐振波峰大概发生在39MHz,这就意味着将选择谐振频率接原创 2014-07-22 22:21:01 · 4938 阅读 · 3 评论 -
Cadence 电源完整性仿真实践(一)
软件版本:Cadence 16.5使用工具:Allegro PCB PI Option XL Power Integrity使用资源:仿真实例下载地址:http://download.csdn.net/detail/wu20093346/7660995仿真目的:根据单节点仿真的结果去选择去耦电容器,从而使PCB满足所设定的目标阻抗1.创建新的PCB文件打开Allegro PCB原创 2014-07-22 18:10:08 · 12799 阅读 · 6 评论 -
DM8168 layout
吸取了上次制板的经验教训,新版本的DM8168又出炉了。。。第一层:电源、DM8168、DDR3、FPGA、CPLD、Nandflash、USB、以太网、SATA、JTAG等。电源部分接地要充分,不吝啬自己的通孔,电源输出通过铜皮与通孔来和内电层相连,确保DM8168供电充足。1V0_AVS很重要,所以特意做的很仔细,这个电源供应不上,DM8168连系统都启动不起来。产生AVS的电源芯片发热量原创 2014-07-11 21:29:48 · 1542 阅读 · 1 评论 -
电源完整性的很好的解释
电源和地层大块平面间构成了谐振腔,高速数字信号经过时,犹如快艇在湖面掀起一阵波浪,电源地之间电压起了波动。既然是谐振(机械上叫共振),就要固有频率,这个固有频率是与电源和地平面的形状、中间的介质参数(介电常数、损耗、厚度)有关系的。一旦这些参数定下来,固有频率就定下来了,犹如铜锣一旦造好,它能发出的声音就固定了。固有频率有很多,犹如铜锣发出的声音有很多谐波一样。对于pcb这个铜锣,打击它的锤子就是翻译 2014-07-15 23:15:10 · 4645 阅读 · 0 评论 -
信号完整性研究系列--信号振铃是怎么产生的
来源:于争博士《信号完整性研究》http://www.sig007.com翻译 2014-08-18 13:07:51 · 3960 阅读 · 0 评论 -
信号完整性研究系列--多长的走线才是传输线
来源:于争博士《信号完整性研究》http://www.sig007.com 多长的走线才是传输线? 这和信号的传播速度有关,在FR4 板材上铜线条中信号速度为6in/ns。简单的说,只要信号在走线上的往返时间大于信号的上升时间,PCB 上的走线就应当做传输线来处理。我们看信号在一段长走线上传播时会发生什么情况。假设有一段60 英寸长的PCB 走线,如图1 所翻译 2014-08-18 12:56:03 · 2410 阅读 · 0 评论 -
信号完整性研究系列--反射现象
来源:于争博士《信号完整性研究》http://www.sig007.com 前面讲过,对于数字信号的方波而言,含有丰富的高频谐波分量,边沿越陡峭,高频成分越多。而pcb 上的走线对于高频信号而言相当于传输线,信号在传输线中传播时,如果遇到特性阻抗不连续,就会发生反射。反射可能发生在传输线的末端,拐角,过孔,元件引脚,线宽变化,T 型引线等处。总之,无论什么原因引起了传输线的翻译 2014-08-18 12:33:57 · 1700 阅读 · 0 评论 -
信号完整性之差分对设计1(建立差分对)
对差分对进行仿真,首先需要建立差分对并对其进行设置,然后提取差分对的拓扑并对其进行仿真和分析,根据分析结果建立差分对约束并对其进行差分对布线,最后对差分对进行后布线分析检验是否满足设计要求。实例下载地址: 手工建立差分对(1)启动Allegro,打开D:\diffPair\PCI1.brd。(2)执行Logic->Assign Differential Pair,弹出A原创 2014-08-13 12:52:40 · 2272 阅读 · 0 评论 -
Allegro 导出 SMT 元件位置坐标
印刷电路板回流焊机贴过程中,需要元件具体的位置信息,Allegro导出位置坐标的方法 :一、打开BRD文件二、File->Export->Placement :三、出现对话框,选择Placement Origin选项:四、点击Export,导出位置文件:原创 2015-01-17 10:45:50 · 27246 阅读 · 0 评论