【电路笔记】-切换触发器

切换触发器

切换触发器是常用的时序逻辑电路，作为单个比特双稳态存储元件，在计数器、存储器设备中经常使用，或作为响应时钟脉冲的分频器。

1、概述

切换触发器是另一种基于先前时钟驱动的JK触发器电路的双稳态时序逻辑电路。切换触发器可以用作存储一位信息的基本数字元件，作为二分频器或计数器使用。

切换触发器具有一个输入和一或两个互补输出Q和Q，它们在输入时钟信号或脉冲的上升沿（正沿）或下降沿（负沿）改变状态。

切换触发器、TFF或简单地称为“T型触发器”，并没有作为专用的TTL或CMOS逻辑芯片商业上出售，它们可以通过将基本JK触发器的J和K输入连接起来来轻松构建，其中J输入表现为设置（S）命令，而K输入表现为重置（R）命令。

希望我们还记得以前的教程中提到的，JK触发器被归类为异步触发器，其输入条件（高或低）和其当前稳定状态条件共同决定其下一个切换状态。

JK触发器可以被称为“通用”触发器，因为它可以配置并用于复制其他类型触发器的切换操作，这取决于其J和K输入的逻辑状态。但在我们更详细地了解T型触发器之前，让我们首先回顾一下基本的JK触发器电路和切换操作。

使用NAND门的基本JK触发器电路

上面的电路展示了使用四个NAND门的基本JK触发器配置，但它们也可以使用NOR门构建。JK触发器有三个输入，标记为J、K和时钟（CLK）。数据输入J（对应于设置）与来自$\overline{Q}$的反馈一起应用于上部的3输入NAND门，而另一个数据输入K（对应于重置）和Q的反馈连接应用于下部的3输入NAND门。

如果输入J和K都为低电平（J = K = 0），则无论时钟脉冲应用多少次，Q都不会发生变化。如果J = 0（低电平）且K = 1（高电平），下一个时钟沿将Q输出重置为低电平（Q = 0）。如果J = 1且K = 0，则下一个时钟沿将Q输出设置为高电平（Q = 1）。

JK功能特性表

其中：X表示“无关紧要”，可以是“0”或“1”，而_↑¯是时钟脉冲的正上升沿。

然后，我们可以将这种切换操作定义为布尔形式：

其中：Q表示触发器的当前稳定状态，而Q+1是下一个切换状态。

问题在于，如果J和K数据输入同时为逻辑“1”，即高电平（J = K = 1），当时钟（CLK）输入变为高电平时，其输出切换并改变状态，互相补充。

但由于输出被反馈，输出在一次互补后将连续改变状态，导致Q处的输出在设置和重置之间振荡。因此&#x