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孤独的单刀
一个专注FPGA领域的博主，每周一、周五不定期更新。
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《从底层结构开始学习FPGA》目录与传送门
《从底层结构开始学习FPGA》目录与传送门原创 2022-05-25 21:29:16 · 162617 阅读 · 43 评论
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从底层结构开始学习FPGA（15）----时钟结构（通俗版）
从底层结构开始学习FPGA（15）----时钟结构（通俗版）原创 2024-10-08 08:00:00 · 2417 阅读 · 5 评论 -
从底层结构开始学习FPGA----OSERDESE2原语的介绍及使用（仿真/源码）
Xlinx的底层原语OSERDESE2是一种专用的并串转换器，可以将内部逻辑的并行输入转化成高速的串行输出。转载 2024-08-10 10:15:06 · 1034 阅读 · 3 评论 -
从底层结构开始学习FPGA（21）----详解8B10B编解码
高速串行信号采用交流耦合的方式传输，若长时间出现连续的 1/0 则容易使信号失真，8B/10B编码使得信号直流平衡，可以解决这一问题。原创 2024-08-10 09:08:30 · 981 阅读 · 0 评论 -
从底层结构开始学习FPGA（20）----TX/RX接口的数据位宽和时钟设计
TX/RX接口的数据位宽和线速率还有时钟是什么关系？原创 2024-08-10 09:08:27 · 965 阅读 · 0 评论 -
从底层结构开始学习FPGA----ODELAYE2原语的介绍及使用（仿真/源码）
ODELAYE2和IDELAYE2非常类似，IDELAYE2是将输入到FPGA管脚的信号延迟一段时间，而ODELAYE2则是将要从FPGA管脚输出到外部电路的信号延迟一段时间。原创 2024-08-09 10:02:10 · 912 阅读 · 0 评论 -
从底层结构开始学习FPGA----IDELAYE2原语的介绍及使用（仿真/源码）
IDELAYE2是FPGA的一个底层原语，它的功能主要是给输入的信号添加延迟。那为什么要给输入信号添加延迟呢？假如输入的数据分别为信号和时钟，由于这两个信号传输的频率可能都特别快，再加上它们的走线存在差别，所以它们进入FPGA时可能存在相位上的差别。原创 2024-08-09 10:02:07 · 1207 阅读 · 0 评论 -
从底层结构开始学习FPGA----ODDR原语的介绍及使用（仿真/源码）
ODDR是Xilinx7系列FPGA的一个底层原语，它的功能就是把FPAG内部的单沿信号转换为双沿信号输出给外部设备进行使用，即完成输入的SDR信号到输出的DDR信号的转换原创 2024-08-09 10:02:04 · 888 阅读 · 0 评论 -
从底层结构开始学习FPGA----原语IDDR的介绍及使用（仿真/源码）
IDDR是Xilinx7系列FPGA的一个底层原语，它的功能就是把输入的双沿信号转换为单沿信号输出给FPGA内部逻辑进行使用，即完成输入的DDR信号到输出的SDR信号的转换。原创 2024-08-07 20:44:54 · 1593 阅读 · 0 评论 -
从底层结构开始学习FPGA----原语IBUFDS、OBUFDS和IOBUFDS的介绍及使用（仿真/源码）
原语IBUFDS、OBUFDS和IOBUFDS都是FPGA输入缓冲接口，可以分别实现单端/差分输入的缓冲，实现特定电平接口，增强电气性能。原创 2024-08-07 20:44:51 · 1145 阅读 · 0 评论 -
从底层结构开始学习FPGA（19）----GTX的时钟架构
时钟和复位，弄清楚一个IP核最重要的两点。GTX的时钟架构比较复杂，需要好好捋一捋。转载 2024-08-06 21:31:36 · 1019 阅读 · 0 评论 -
从底层结构开始学习FPGA（18）----GTX高速串行收发器到底是什么？
GTX高速串行收发器到底是什么？原创 2024-08-06 21:25:45 · 1033 阅读 · 0 评论 -
FPGA设计之跨时钟域（CDC）设计篇（5）----同步FIFO的两种设计方法（计数器法/高位扩展法 | 手撕代码）
FPGA设计之跨时钟域（CDC）设计篇（5）----同步FIFO的两种设计方法（计数器法/高位扩展法 | 手撕代码）原创 2024-08-05 13:24:32 · 2641 阅读 · 1 评论 -
FPGA设计之跨时钟域（CDC）设计篇（4）----多bit信号的跨时钟域（CDC）处理方法（手撕代码）
FPGA设计之跨时钟域（CDC）设计篇（4）----多bit信号的跨时钟域（CDC）处理方法（手撕代码）原创 2024-08-05 13:24:28 · 1801 阅读 · 0 评论 -
FPGA设计之跨时钟域（CDC）设计篇（3）----单bit信号的跨时钟域（CDC）处理方法（手撕代码）
单bit信号的跨时钟域（CDC）处理方法（手撕代码）原创 2024-07-19 15:05:56 · 14822 阅读 · 3 评论 -
FPGA设计之跨时钟域（CDC）设计篇（2）----如何科学地设计复位信号？
如何科学地设计复位信号？原创 2024-07-10 10:36:25 · 14325 阅读 · 0 评论 -
FPGA设计之跨时钟域（CDC）设计篇（1）----亚稳态到底是什么？
亚稳态到底是什么？原创 2024-07-10 10:15:58 · 14629 阅读 · 0 评论 -
从底层结构开始学习FPGA（0）----FPGA的硬件架构层次（BEL Site Tile FSR SLR Device）
BEL Site Tile FSR SLR Device都是什么?原创 2024-03-18 07:34:46 · 12129 阅读 · 3 评论 -
从底层结构开始学习FPGA（17）----PLL/MMCM IP的定制与测试
PLL IP核你会用吗？原创 2022-07-25 17:35:04 · 5370 阅读 · 56 评论 -
从底层结构开始学习FPGA（16）----MMCM与PLL
你懂MMCM与PLL吗？原创 2022-07-15 08:54:05 · 15880 阅读 · 12 评论 -
从底层结构开始学习FPGA----Xilinx 7 系列FPGA 的存储资源优势
你知道xilinx 7系列FPGA的存储资源有什么应用优势吗？原创 2022-07-11 14:31:32 · 10106 阅读 · 52 评论 -
从底层结构开始学习FPGA（8）----Block RAM（BRAM，块RAM）
BRAM作为FPGA底层的存储资源，作用很大，比如可以RAM/ROM/FIFO。原创 2022-07-08 07:30:00 · 19775 阅读 · 42 评论 -
从底层结构开始学习FPGA（13）----FIFO IP的定制与测试
FIFO作为一个常用的IP核，设计人员是一定要熟练掌握的。原创 2022-07-06 13:40:50 · 5431 阅读 · 21 评论 -
从底层结构开始学习FPGA（12）----FIFO IP核及其关键参数介绍
FIFO作为一个常用的IP核，设计人员是一定要熟练掌握的。原创 2022-07-04 09:13:04 · 13538 阅读 · 71 评论 -
从底层结构开始学习FPGA（11）----Xilinx ROM IP的定制与测试
通过本文，您将学会如何生成一个ROM IP核。原创 2022-07-02 20:22:02 · 3113 阅读 · 25 评论 -
从底层结构开始学习FPGA（10）----RAM IP的定制与测试
通过本文，您将学会如何生成一个RAM IP核。原创 2022-06-30 07:00:00 · 5289 阅读 · 26 评论 -
从底层结构开始学习FPGA（9）----RAM IP核及其关键参数介绍
FPGA里的BRAM可以构成RAM、ROM和FIFO，本文对Xilinx RAM IP核进行了详细的介绍。原创 2022-06-29 07:00:00 · 8981 阅读 · 34 评论 -
从底层结构开始学习FPGA（1）----可配置逻辑块CLB（Configurable Logic Block）
你了解FPGA底层的可配置逻辑块CLB吗？原创 2022-06-09 07:00:00 · 20471 阅读 · 56 评论 -
从底层结构开始学习FPGA（7）----进位链CARRY4
进位链CARRY4在FPGA实现加减法运算时扮演了什么角色？原创 2022-06-08 07:00:00 · 14526 阅读 · 62 评论 -
从底层结构开始学习FPGA（6）----分布式RAM（DRAM，Distributed RAM）
如何使用FPGA的内部资源构建一个分布式RAM（DRAM）？原创 2022-06-06 07:30:00 · 13306 阅读 · 70 评论 -
从底层结构开始学习FPGA----Xilinx 7 系列 FPGA 的逻辑优势
Xilinx 7 系列 FPGA 的逻辑优势你了解吗？原创 2022-05-30 07:30:00 · 8972 阅读 · 39 评论 -
从底层结构开始学习FPGA（5）----移位寄存器
如何高效利用FPGA底层的SRL？原创 2022-05-26 07:00:00 · 19801 阅读 · 44 评论 -
从底层结构开始学习FPGA（3）----存储单元之触发器、寄存器与锁存器
触发器、寄存器与锁存器到底有些什么区别？原创 2022-05-18 07:30:00 · 12701 阅读 · 14 评论 -
从底层结构开始学习FPGA（4）----MUX多路选择器（Multiplexer）
FPGA中的MUX是什么样子的？原创 2022-05-16 07:30:00 · 34634 阅读 · 16 评论 -
从底层结构开始学习FPGA（2）----LUT查找表
LUT到底是啥？原创 2022-05-09 07:30:00 · 28579 阅读 · 42 评论 -
从底层结构开始学习FPGA（14）----时钟结构
本文源自Xilinx手册《UG472：7 Series FPGAs Clocking Resources》的第一章节，主要讲解了Xilinx7系列器件的时钟结构。原创 2021-12-13 19:40:26 · 9646 阅读 · 9 评论