笔记2：210的SoC时钟系统

一. SoC时钟系统简介

1.1 什么是时钟？SoC为什么需要时钟？
（1）时钟是同步工作系统的同步节拍。
（2）SoC内部有很多器件，譬如CPU、串口、DRAM控制器、GPIO等内部外设，这些东西要彼此协同工作，需要一个同步的时钟系统来指挥。这个就是我们SoC的时钟系统。

1.2 时钟一般如何获得
（1）SoC的时钟获得一般有：
* 外部直接输入时钟信号，SoC有个引脚用来输入外部时钟信号，用的很少。
* 外部晶振 + 内部时钟发生器产生时钟，大部分低频单片机都是这么工作的
* 外部晶振 + 内部时钟发生器 + 内部PLL产生高频时钟 + 内部分频器分频得到各种频率的时钟，210属于这种。
（2）210属于第三种。为什么这么设计？
第一问：为什么不用外部高频晶振产生高频信号直接给CPU？
主要是因为芯片外部电路不适宜使用高频率，因为传导辐射比较难控制：高频率的晶振太贵了。
第二问：为什么要内部先高频然后再分频
主要是因为SoC内部有很多部件都需要时钟，而且各自需要的时钟频率不同，没法统一供应。因此设计思路是PLL后先得到一个最高的频率（1GH在、1.2GHz），然后各外设都用自己的分频器再来分频得到自己想要的频率。

1.3 时钟和系统性能的关系、超频、稳定性
（1）一般SoC时钟频率都是可以人工控制的，频率的高低对系统性能有很大影响。
（2）210建议工作频率800MHz~1.2GHz，一般我们都设置到1GHz主频。如果你设置到1.2GHz就叫超频。超频的时候系统性能会提升，但是发热量增大，影响性能。

1.4 时钟和外设编程的关联
每个外设工作都需要一定频率的时钟，这些时钟都是由时钟系统提供的。时钟系统可以编程控制工作模式，因此我们程序员可以为每个外设指定时钟来源、时钟分频
系统、从而指定这个外设的工作时钟。

1.5 时钟和功耗控制关系
（1）SoC中各种设备工作时，时钟频率越高功耗越大，发热越大，越不容易稳定。
（2）SoC内部有很多外设，这些外设不用的时候最好关掉，开关外设不是通过开关，而是通过时钟。也就是说我们给某个外设断掉时钟，这个外设即不工作。

二. 210时钟域简介（353页）

时钟域配图：

2.1 时钟域：MSYS、DSYS、PSYS
因为210的时钟体系比较复杂，内部外设模块太多，因此把整个内部的时钟划分为3大块，叫做3个域。
（1）MSYS：CPU（Cortex-A8内核）、DRAM控制器（DMC0和DMC1）、IRAM&IROM……
（2）DSYS：都是和视频显示、编解码等有关的模块
（3）PSYS：和内部的各种外设时钟有关，譬如串口、SD接口、I2C、AC97、USB等
因为210内部的这些模块彼此工作时钟速率差异太大了，所以有必要把高速的放一起，相对低速的放一起。

2.2 时钟来源：晶振 + 时钟发生器
（1） 210外部有4个晶振接口，设计板子硬件时可以根据需要来决定在哪里接晶振。接了晶振之后上电相应的模块就能产生振荡，产生原始时钟。原始时钟再经过一系列的筛选开关进入相应的PLL电路生成倍频后的高频时钟。高频时钟再经过分频到达芯片内部各模块上。（有些模块，譬如串口内部还有进一步的分频器进行再次分频使用）

2.3 PLL：APLL、MPLL、EPLL、VPLL
APLL：Cortex-A8内核 MSYS域
MPLL&EPLL：DSYS PSYS
VPLL：Video视频相关模块

三. 210时钟域详解

3.1 MSYS域：
ARMCLK：给CPU内核工作的时钟，也就是所谓的主频
HCLK_MSYS：MSYS域的高频时钟，给DMC0和DMC1使用
PCLK_MSYS：MSYS域的低频时钟
HCLK_IMEM：给iROM和iRAM（iMEM）使用

3.2 DSYS域：
HCLK_DSYS：DSYS域的高频时钟
PCLK_DSYS：DSYS域的低频时钟
3.3 PSYS域：
HCLK_PSYS：PSYS域的高频时钟
PCLK_PSYS：PSYS域的低频时钟
SCLK_ONENAND：

总结：210内部的各个外设都是接在（内部的AMBA总线）总线上面的，AMBA总线有1条高频分支叫AHB，有一条低频分支叫APB。上面的各个域都有各自对应的HCLK_XXX和PCLK_XXX，其中HCLK_XXX就是XXX这个域中AHB总线的工作频率；PCLK_XXX就是XXX这个域中APB总线的工作频率。
SoC内部的各个外设其实是挂在总线上工作的，也就是说这个外设的时钟来自于它挂载的总线，譬如串口UART挂在PSYS域下的APB总线上，因此串口的时钟来源是PCLK_PSYS。我们可以通过记住和分析上面的这些时钟域和总线数值，来确定我们各个外设的具体时钟频率。

3.4 各时钟典型值（默认值，iROM中设置的值）
（1）当210刚上电时，默认是外部晶振 + 内部时钟发生器产生的24MHz频率的时钟直接给ARMCLK的，这时系统的主频就是24MHz，运行很慢
（2）iROM代码执行时第6步中初始化了时钟系统，这时给了系统一个默认推荐运行频率。这个时钟频率是三星推荐的210工作性能和稳定性最佳的频率。
（3）各时钟的典型值：
freq(ARMCLK) = 1000 MHz
freq(HCLK_MSYS) = 200 MHz
freq(HCLK_IMEM) = 100 MHz
freq(PCLK_MSYS) = 100 MHz
freq(HCLK_DSYS) = 166 MHz
freq(PCLK_DSYS) = 83 MHz
freq(HCLK_PSYS) = 133 MHz
freq(PCLK_PSYS) = 66 MHz
freq(SCLK_ONENAND) = 133 MHz, 166 MHz

四. 210时钟体系框图详解

4.1
（1）时钟体系框图的位置：数据手册P361&P362，Figure3-3
（2）两张图之间是渐进的关系。第一张图从左到右依次完成了原始时钟生成->PLL倍频得到高频时钟->初次分频得到各总线时钟；第二张图是从各中间时钟（第一张图中某个步骤生成的时钟）到各外设自己使用的时钟（实际就是个别外设自己再额外分频的设置）。可见，第一张图是理解整个时钟体系的关键，第二张图是进一步分析各种外设时钟来源的关键。
（3）要看懂时钟体系框图，2个符号很重要：一个是MUX开关，另一个是DIV分频器
（3.1）MUX开关就是个或门，实际对应某个寄存器的某几个bit位的设置，设置值决定了哪条通道通的，分析这个可以知道右边的时钟是从左边哪条路过来的，从而
知道右边时钟是多少。
（3.2）DIV分频器，是一个硬件设备，可以对左边的频率进行n分频，分频后的低频时钟输出到右边。分频器在编程时实际对应某个寄存器中的某几个bit位，我们
可以通过设置这个寄存器的这些对应bit位来设置分频器的分频系数（譬如左边进来的时钟是80MHz，分频系统设置为8，则分频器右边输出的时钟频率为10MHz）。
（3.3）
寄存器中的clock source control就是在设置MUX开关；
clock divider control寄存器就是在设置分频器分频系数。

五.时钟设置的关键寄存器

5.1 xPLL_LOCK
xPLL_LOCK寄存器主要控制PLL锁定周期的。

5.2 xPLL_CON/xPLL_CON0/xPLL_CON1
PLL_CON寄存器主要用来打开/关闭PLL电路，设置PLL的倍频参数，查看PLL锁定状态等

5.3 CLK_SRCn（n：0~6）
CLK_SRC寄存器是用来设置时钟来源的，对应时钟框图中的MUX开关。

5.4 CLK_SRC_MASKn
CLK_SRC_MASK决定MUX开关n选1后是否能继续通过。默认的时钟都是打开的，好处是不会因为某个模块的时钟关闭而导致莫名其妙的问题，坏处是功耗控制不精细、功
耗高

5.5 CLK_DIVn
各模块的分频器参数配置

5.6 CLK_GATE_x
类似于CLK_SRC_MASK，对时钟进行开关控制

5.7 CLK_DIV_STATn
5.8 CLK_MUX_STATn
这两类状态位寄存器，用来查看DIV和MUX的状态是否已经完成还是在进行中

总结：最重要的寄存器有3类：CON、SRC、DIV。其中CON决定PLL倍频到多少，SRC决定走哪一路，DIV决定分频多少。

六. 汇编实现时钟设置代码详解1

6.1 时钟设置的步骤分析：
第1步：先选择不使用PLL。让外部24MHz原始时钟直接过去，绕过APLL那条路

    ldr r0, =ELFIN_CLOCK_POWER_BASE

    // 1 设置各种时钟开关，暂时不使用PLL
    ldr r1, =0x0
    // 芯片手册P378 寄存器CLK_SRC：Select clock source 0 (Main)
    str r1, [r0, #CLK_SRC0_OFFSET]      
    //Clock Source Control Registers (CLK_SRC0, R/W, Address = 0xE010_0200)
    //Control MUXAPLL (0:FINPLL, 1:FOUTAPLL)
    //bit0 APLL_SEL value 0 for FINPLL  

第2步：设置锁定时间。默认值为0x0FFF，保险起见设置为0xFFFF
第3步：设置分频系数，决定由PLL出来的最高时钟如何分频得到各个分时钟
第4步：设置PLL，主要是设置PLL的倍频系数，决定由输入端24MHz的原始频率可以得到多大的输出频率。我们按照默认设置值设置输出ARMCLK为1GHz.
第5步：打开PLL.前面4步已经设置好了所有的开关和分频系数，本步骤打开PLL后PLL开始工作，锁定频率后输出，然后经过分频得到各个频率.

//打开PLL
// 2 设置锁定时间，使用默认值即可
    // 设置PLL后，时钟从Fin提升到目标频率时，需要一定的时间，即锁定时间
    ldr r1, =0x0000FFFF                 
    str r1, [r0, #APLL_LOCK_OFFSET]             
    str r1, [r0, #MPLL_LOCK_OFFSET]                 

    // 3 设置分频
    /*查看数据手册，将16进制14131440转换位2进制，然后查看
    Clock Divider Control Register (CLK_DIV0, R/W, Address = 0xE010_0300)寄存器，根据对应bit位换算出对应的分频系数，比如：
    bit：[30:28]
    DIVPCLKP clock divider ratio,
    PCLK_PSYS = HCLK_PSYS / (PCLK_PSYS_RATIO + 1)，其中PCLK_PSYS_RATIO为1，
    那么PCLK_PSYS = HCLK_PSYS / 2
    即分频器DIVPCLKP值为2*/
    // 清bit[0~31]
    ldr r1, [r0, #CLK_DIV0_OFFSET]                  
    ldr r2, =CLK_DIV0_MASK                  
    bic r1, r1, r2
    ldr r2, =0x14131440                     
    orr r1, r1, r2
    str r1, [r0, #CLK_DIV0_OFFSET]
    /*
    根据公式然后用位运算换算出ARMCLOCK为1KMHz和MPLL后的频率为667MHz
    */
    // 4 设置PLL
    // FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz
    ldr r1, =APLL_VAL                       
    str r1, [r0, #APLL_CON0_OFFSET]
    // FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz
    ldr r1, =MPLL_VAL                       
    str r1, [r0, #MPLL_CON_OFFSET]
    /*
    查看数据手册中的SRC0，换算16进制10001111为2进制，然后根据
    Clock Source Control Registers (CLK_SRC0, R/W, Address = 0xE010_0200)换算
    各个PLL系数，比如：
    ONENAND_SEL bit[28],Control MUXFLASH 为1，查看数据手册知道选择路径1即可

    */
    // 5 设置各种时钟开关,使用PLL
    ldr r1, [r0, #CLK_SRC0_OFFSET]
    ldr r2, =0x10001111
    orr r1, r1, r2
    str r1, [r0, #CLK_SRC0_OFFSET]

总结：以上5步，其实真正涉及到的寄存器只有5个而已

6.2 CLK_SRC 寄存器的设置分析
CLK_SRC寄存器其实是用来设置MUX开关的。在这里先将该寄存器设置为全0，主要是bit0和bit4设置为0，表示APLL和MPLL暂时都不启用

6.3 CLK_LOCK 寄存器的设置分析
设置PLL锁定延时，官方推荐0xFFF，我们设置为0xFFFF

4.CLK_DIV 寄存器
0x14131440这个值的含义分析：
PCLK_PSYS = HCLK_PSYS / 2
HCLK_PSYS = MOUT_PSYS / 5
PCLK_DSYS = HCLK_DSYS / 2

HCLK_MSYS = ARMCLK / 5
ARMCLK = MOUT_MSYS / 1

七. 汇编实现时钟设置代码详解2

7.1 PLL倍频的相关计算
（1）我们设置了APLL和MPLL两个，其它两个没有管
（2）APLL和MPLL设置的关键都是M、P、S三个值，这三个值都是来自于官方数据手册的推荐值
（3）M、P、S用位运算设置

7.2 结合寄存器、时钟框图、代码三者综合分析S5PV210的时钟系统
分析时记得在图上坐标记（把MUX开关选哪个和DIV分频都标出来）