18.SoC时钟系统概述及初始化

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18.1.SoC时钟系统简介
(1)时钟是同步工作系统的同步节拍；SoC内部有很多内部外设，这些内部外设的彼此协同工作需要某个同步的时钟系统来指挥，即我们SoC的时钟系统；产生SoC的时钟有3种方法；外部直接通过SoC的某个引脚输入外部时钟信号，一般用于多个设备的协同工作；外部晶振+内部时钟发生器产生时钟信号，大部分低频单片机的工作方式；外部晶振+内部时钟发生器+内部PLL产生高频时钟+内部分频器分频得到各种频率的时钟信号，复杂的SoC的工作方式。
(2)为什么不用外部高频晶振产生高频信号直接给CPU->芯片外部电路不适宜使用高频率，因为传导辐射比较难控制+高频率的晶振太贵；为什么要内部先高频然后再分频->因为SoC内部有很多部件都需要时钟，而且各自需要的时钟频率不同，没法统一供应；则SoC时钟体系的设计思路是PLL后先得到1个最高的频率（1GHz/1.2GHz），然后各外设都有自己的分频器再来分频得到自己想要的频率。
(3)一般SoC时钟频率都是可以人为编程控制的，频率的高低对系统性能有很大影响；S5PV210建议工作频率800MHz～1.2GHz，一般我们都设置到1GHz主频；如果你设置到1.2GHz就叫超频，超频的时候系统性能会提升，但是发热也会增大，会影响系统稳定性；每个外设工作都需要一定频率的时钟，这些时钟都是由时钟系统提供的；时钟系统可以编程控制工作模式，因此我们程序员可以为每个外设指定时钟来源+时钟分频系统，从而制定该外设的工作时钟。
(4)SoC中各种设备工作时，时钟频率越高其功耗越大，发热越大，越容易不稳定，需要外部的散热条件越苛刻；SoC内部有很多外设，这些外设不用的时候最好关掉，否则会导致设备功耗升高；开关外设是通过时钟实现的，也就是说我们给某个外设断掉时钟，该外设就不工作了。

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18.2.时钟域和时钟来源和倍频器
(1)时钟域=MSYS+DSYS+PSYS；因为S5PV210的时钟体系比较复杂，内部外设模块太多，因此把整个内部的时钟划分为3个域；MSYS->CPU（Cortex-A8内核）+DRAM控制器（DMC0和DMC1）+IRAM&IROM等；DSYS->视频显示+视频编解码有关的模块；PSYS->和内部的各种外设时钟有关，譬如串口+SD接口+I2C+AC97+USB等；为什么SoC210内部要分为3个域->因为210内部的这些模块彼此工作时钟速率差异太大了，所有要把高速的放一起，相对低速的放一起（见图1）。
(2)时钟来源->晶振+时钟发生器+PLL+分频电路；S5PV210外部有4个晶振接口，设计板子硬件时可以根据需要来决定在哪里接晶振；接上晶振上电后相应的模块就能产生振荡，产生原始时钟；原始时钟再经过一系列的筛选开关进入相应的PLL倍频电路生成倍频后的高频时钟；高频时钟再经过分频到达芯片内部各模块上；有些模块，譬如串口内部还有进一步的分频器进行再次分频使用；PLL=APLL+MPLL+EPLL+VPLL；APLL->Cortex-A8内核（MSYS域）；MPLL&EPLL（DSYS域和PSYS域）；VPLL->Video视频相关模块（见图2）。

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18.3.S5PV210时钟域详解
(1)MSYS域（ARMCLK->给cpu内核工作的时钟，也就是所谓的主频；HCLK_MSYS->MSYS域的高频时钟，给DMC0和DMC1使用；PCLK_MSYS->MSYS域的低频时钟；HCLK_IMEM->给iROM和iRAM（合称iMEM）使用）+DSYS域（HCLK_DSYS->DSYS域的高频时钟；PCLK_DSYS->DSYS域的低频时钟）+PSYS域（HCLK_PSYS->PSYS域的高频时钟；PCLK_PSYS->PSYS域的低频时钟）。
(2)210内部的各个外设都是接在（内部AMBA总线）总线上面的，AMBA总线有1条高频分支叫AHB，有1条低频分支叫APB；上面的各个域都有各自对应的HCLK_XXX和PCLK_XXX；HCLK_XXX就是XXX这个域中AHB总线的工作频率；PCLK_XXX就是XXX这个域中APB总线的工作频率；SoC内部的各个外设其实是挂在总线上工作的，也就是说该外设的时钟来自于它挂载的总线，譬如串口UART挂在PSYS域下的APB总线上，则串口的时钟来源是PCLK_PSYS；我们可以通过记住和分析上面的这些时钟域和总线数值，来确定我们各个外设的具体时钟频率。
(3)各时钟典型值（默认值->iROM中设置的值）；当210刚上电时，默认是外部晶振+内部时钟发生器产生的24MHz频率的时钟直接给ARMCLK的；此时该系统的主频就是24MHz，运行非常慢；iROM代码执行时第6步中初始化了时钟系统，这时给了系统1个默认推荐运行频率；该时钟频率是三星推荐的210工作性能和稳定性最佳的频率（见图3）。

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18.4.S5PV210时钟体系框图详解
(1)两张时钟体系框图之间是渐进的关系；第1张图从左到右依次完成了原始时钟生成->PLL倍频得到高频时钟->初次分频得到各总线时钟；第2张图是从各中间时钟到各外设自己使用的时钟，即个别外设自己再额外分频的设置；第1张图是理解整个时钟体系的关键，第2张图是分析各外设时钟来源的关键（见图4和图5）。
(2)要理解时钟体系框图MUX开关和DIV分频器非常重要；MUX开关是个或门，实际对应某个寄存器的某几个bit位的设置，设置值决定了选择哪个通道传输时钟；DIV分频器是硬件设备，可以对左边的频率进行n分频，分频后的低频时钟输出到右边，分频器在编程时实际对应某个寄存器中的某几个bit位，我们可以通过设置寄存器的对应bit位来设置分频器的分频系数；寄存器中的clock-source-x就是在设置MUX开关；clock-divider-control寄存器就是在设置分频器分频系数。
(3)时钟设置的关键性寄存器作用分析；xPLL_LOCK->主要控制PLL锁定周期，PLL倍频器在该PLL锁定周期时间内无法输出稳定时钟；PLL_CON->主要用来打开/关闭PLL电路，设置PLL的倍频参数，查看PLL锁定状态等；CLK_SRCn(0～6)->用来设置时钟来源的，对应时钟框图中的MUX开关；CLK_SRC_MASK->决定MUX开关n选1后是否能继续通过，默认的时钟都是打开的，好处是不会因为某个模块的时钟关闭而导致莫名其妙的问题，坏处是功耗控制不精细导致功耗高；CLK_DIVn->各模块的分频器参数配置；CLK_GATE_x->类似于CLK_SRC_MASK，对时钟进行开关控制，控制后端时钟的开关；CLK_DIV_STATn+CLK_MUX_STATn->状态位寄存器，用来查看DIV和MUX的状态是否已经完成还是在进行中。
(4)最重要的时钟设置寄存器有3类->CON+SRC+DIV，其中CON决定PLL倍频到多少，SRC决定走哪一路，DIV决定分频多少。

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18.5.汇编实现系统典型时钟设置
(1)时钟设置的步骤分析；第1步->先选择不使用PLL，让外部24MHz原始时钟直接过去，绕过APLL那条路；第2步->设置锁定时间，默认值为