gem5添加共享的L3cache，并将L2cache改为独立的

wyj7260

于 2013-01-14 15:44:23 发布

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分类专栏：模拟器 python gem5 Gem5模拟器专栏

本文链接：https://blog.csdn.net/wyj7260/article/details/8501338

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该博客介绍了如何在gem5模拟器中配置系统，特别是当选项启用L3缓存时，会创建一个共享的L3缓存，并连接到总线上。对于每个CPU，根据CPU类型设置独立的L2缓存，并将其连接到L3缓存的总线。此外，还详细展示了如何根据选项添加L1缓存，并连接到相应的内存系统。

摘要由CSDN通过智能技术生成

if options.l3cache:
        if options.cpu_type == "arm_detailed":
            system.l2 = O3_ARM_v7aL2(size = options.l2_size, assoc = options.l2_assoc,
                                block_size=options.cacheline_size)
        else:
            system.l3 = L3Cache(size = options.l3_size, assoc = options.l3_assoc,
                                block_size=options.cacheline_size)

        system.tol3bus = CoherentBus()
        system.l3.cpu_side = system.tol3bus.master
        system.l3.mem_side = system.membus.slave

    for i in xrange(options.num_cpus):
        system.cpu[i].l2 = L2Cache(size = options.l2_size, assoc = options.l2_assoc,
                                block_size=options.cacheline_size)

system.cpu[i].tol2bus = CoherentBus()
system.cpu[i].l2.cpu_side = system.cpu[i].tol2b