User Defined Primitives ( of Verilog HDL)

		Introduction //简介
		Syntax //语法 UDP ports rules //用户自定义原语的端口规则 Body //主体   Table //真值表 Initial //初始化 Symbols    //符号 Combinational UDPs //组合电路的用户的自定义原语   Example //举例 Level Sensitive Sequential UDP //电平触发的时序用户自定义原语   Example // 举例 Edge-Sensitive UDPs  //沿触发的用户自定义原语   Example  //举例 Example UDP with initial //带有initial的用户自定义原语

the above original link:http://www.asic-world.com/verilog/udp.html