8位双向循环移位寄存器test bench仿真

最新推荐文章于 2024-03-15 13:18:33 发布

刻、苦铭心`

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分类专栏： FPGA 文章标签： fpga开发

本文链接：https://blog.csdn.net/x1664/article/details/127778453

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本文档详细描述了一个名为H2_test的实体，其包含标准逻辑信号的处理，如时钟（CLK1）、数据（DATA1）、加载（LOAD1）、控制信号（M1）和输出（Q1）。它展示了如何使用H2组件进行定时操作、数据置数和复位，适用于嵌入式系统或定时任务的实现。

摘要由CSDN通过智能技术生成

代码

LIBRARY ieee;                                               
USE ieee.std_logic_1164.all;                                

ENTITY H2_test IS
END H2_test;
ARCHITECTURE H2_arch OF H2_test IS
-- constants                                                 
-- signals                                                   
SIGNAL CLK1 : STD_LOGIC;
SIGNAL DATA1 : STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL LOAD1 : STD_LOGIC;
SIGNAL M1 : STD_LOGIC;
SIGNAL Q1 : STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL RESET1 : STD_LOGIC;
CONSTANT CLK_P: TIME:=200 ns;
COMPONENT H2
	PORT (
	CLK : IN STD_LOGIC;
	DATA : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
	LOAD : IN STD_LOGIC;
	M : IN STD_LOGIC;
	RESET : IN STD_LOGIC;
	Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
	);
END COMPONENT;
BEGIN
	U1 : H2
	PORT MAP (
	CLK => CLK1,
	DATA => DATA1,
	LOAD => LOAD1,
	M => M1,
	Q => Q1,
	RESET => RESET1
	);
PROCESS    --时钟进程                                                                             
BEGIN                                                        
  CLK1<='0';   WAIT FOR CLK_P;
  CLK1<='1';   WAIT FOR CLK_P;
END PROCESS ;    
  RESET1<='0',   '1' AFTER 400 ns, '0' AFTER 8000 ns;   --清零
  LOAD1<='0',    '1' AFTER 300 ns, '0' AFTER 800 ns;   --置数使能
  DATA1<="00000000",  "10011101" AFTER 250 ns,  "00000000" AFTER 1200 ns;  --置数
  M1<='0',        '1' AFTER 3300 ns, '0' AFTER 5600 ns;  
END H2_arch;