FPGA中常用的三段式状态机（含代码）

一、总体描述

        有限状态机是一种用来模拟系统行为的模型，它由一组状态、一组输入事件、一组输出事件和一组转移函数组成。状态机一般在FPGA中使用的是三段式状态机，也就是状态跳转（固定写法，用来驱动状态走起来）、状态如何转移、什么状态下输出什么。

二、实际代码分析

下面我用一个实际代码讲解下：

信号说明

方向	信号名	用途
input	clk	时钟信号
input	rstn	复位信号
input	start	状态机外部输入1
input	go_on	状态机外部输入2
output	down	状态机输出

这个状态机有三个状态：空闲（STATE_IDLE）、运行（STATE_RUNNING）和完成（STATE_DONE）。状态的转换由输入信号（start和go_on）和当前状态决定。

在每个时钟周期的上升沿，状态机会根据next_state的值更新当前状态。如果复位信号（rstn）为低电平，状态机会被复位到空闲状态。

在组合逻辑部分，状态机根据当前状态和输入信号来决定下一个状态。例如，如果当前状态是空闲状态，且start信号为高电平，那么下一个状态将是运行状态。

//本代码实现三段式有限状态机FSM
//
module pub_fsm (
    input wire clk,
    input wire rstn,
    input wire start,
    input wire go_on,
    output wire done
);
//采用独热码来表示状态
parameter STATE_IDLE  = 3'b001;
parameter STATE_RUNNING = 3'b010;
parameter STATE_DONE = 3'b100;

// Define signals,state的类型是3位宽的寄存器。这个是根据状态数量多少而定的
reg [2:0] state;
reg [2:0] next_state;

    // 这部分就是固定的，驱动状态机在时钟上升沿的状态转移,实现每一个时钟都实时更新一次状态机的状态
    always @(posedge clk or negedge rstn) begin
        if (~rstn) begin
            state <= STATE_IDLE;
        end else begin
            state <= next_state;
        end
    end

    // 这部分是状态转移的逻辑，根据当前状态和输入信号来决定下一个状态，这部分是组合逻辑
    always @(*) begin
        case (state)//一般采用case写法，目的是为了方便添加状态，更加直观
            STATE_IDLE: begin
                if (start) begin
                    next_state = STATE_RUNNING;
                end else begin
                    next_state = STATE_IDLE;
                end
            end
            STATE_RUNNING: begin
            if (go_on) begin
                next_state = STATE_DONE;
            end else begin
                next_state = STATE_RUNNING;
                end
            end
            STATE_DONE: begin
                next_state = STATE_IDLE;
            end
            default: begin
                next_state = STATE_IDLE;
            end
        endcase
    end

// Output logic,最后一段就是逻辑输出，根据你项目的需要来设定什么状态下输出什么
    assign done = (state == STATE_DONE);

endmodule

三、代码中可能遇到的问题

3.1  状态机编码的选择（独热码、格雷码、二进制码的好处）

这个和器件有关，使用FPGA还是CPLD。低速还是高速系统，状态的多少。

独热码位宽大，占用触发器等资源多，而FPGA器件的触发器资源丰富，适合使用独热码。而CPLD组合逻辑多，适合使用格雷码和二进制码。

独热码译码方便，在case里我们要确定是否为S1状态。对于二进制和格雷码来说需要对比两位（如二进制码00 01 10 11中选择01，格雷码 00 01 11 10 中选择 01），而对于独热码来说只需要看state[1]==1（就只有1为是高电平）就可以了，因此在组合逻辑资源上会有所节省（是FPGA所缺少的组合逻辑），速度也会比二进制和格雷码更快（组合逻辑简化导致的路径时序缩短）。

3.2  使用组合逻辑还是时序逻辑

第一段应为时序逻辑，实现在时钟驱动下，状态变化的驱动。第二段应为组合逻辑，根据状态及输入的不同，选择译码器实现下一状态变化的选择。最后一段可以为时序逻辑也可以为组合逻辑，这个主要根据项目需求而定，时序逻辑会比组合逻辑慢一拍，不会立即变换。