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FPGA开发
文章平均质量分 76
༺ 雪霁
这个作者很懒,什么都没留下…
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集创赛海云捷讯杯——基于FPGA机器视觉缺陷检测的实现
黄金工程中ddr3_vga模块从ddr3读取数据的端口avl_rdata位宽为128,输出端口vga_rgb位宽为24,故设计的ddr3_vga模块也沿用此位宽,其中,vga_rgb并行输出rgb888格式的视频数据,avl_rdata仅用低96位(通过设置avl_be字节使能信号实现),每次读取12字节的数据。卷积层的权重形状为 [output_channel, input_channel, kernel_size, kernel_size] ,通过剪裁该权重的第⼀维度达到剪裁输出通道数的⽬的。原创 2023-08-10 20:14:42 · 942 阅读 · 1 评论 -
Vivado使用之include、import报错
报错:ERROR: [VRFC 10-3195] cannot open include file 'timescale.v'解决方案:(1)把timescale.v文件添加至工程,右键设置成"Set Global Include”(2)把timescale.v的“set file type”设置成Verilog Header。原创 2023-08-11 21:21:21 · 2785 阅读 · 1 评论 -
Vivado硬件调试与仿真——ILA集成逻辑分析仪的使用
(1)HDL方式:生成IP核,在HDL代码中进行例化。(修改时需要改代码,稍麻烦)(2)信号列表和原理图方式:对代码进行综合之后添加。(综合优化后可能无想要观测信号)(3)IP寄存器方式:开发硬核和软核设计时使用。原创 2023-08-07 16:20:03 · 982 阅读 · 0 评论 -
Vivado硬件调试与仿真——DS逻辑分析仪的使用
DSView 是一款多功能的信号捕获与分析软件,主要功能包括数字逻辑信号捕获与测量,数字协议分析与调试,模拟信号实时显示与测量,信号频谱分析等。原创 2023-08-07 15:10:15 · 1547 阅读 · 0 评论 -
Vivado、QuartsuII 生成网表文件及其使用
目录一、vivado1. 首先确保你提交的代码为顶层2. 设置Setting→Project Settings→Synthesis3. TCL控制台中输入指令生成对应空壳引脚.v和.edf4. 使用二、 quartus II1. 首先确保你提交的代码为顶层2. 生成qxp文件3. 使用 右键你的.v文件,选择Set as Top。设置为full可以打平整个设计,这样他人就看不到你的层次逻辑设置为-mode out_of_context,这样该级不会插入任何IO/BUFFER之后对其进行编译,编原创 2023-06-27 17:52:09 · 1815 阅读 · 0 评论