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fractial
这个作者很懒,什么都没留下…
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基于vivado的DDR3仿真
vivado环境仿真ddr3原创 2022-07-13 19:51:46 · 4056 阅读 · 6 评论 -
XQN-vivado fix类型
fix类型说明文档XQN定义 X为整数部分、N为小数部分。例如,定义一个16位数,使用2Q13(也可以叫Fix16_13,这里也能看出来,13+ 2 +1等于16,符号位是一定有的,那么就剩整数位了),则[15]为符号位、[14-13]为整数部分(即21,20)、[12-0]为小数部分(即2-1,2-2,2-3…2-13)...原创 2022-04-01 10:11:54 · 1883 阅读 · 0 评论 -
SPI四种时序
无论是哪一种时序,都在数据中间进行采样,在数据跳变出输出。1.模式0(CPOL=0 CPOL=0)CPOL = 0:时钟线空闲时是低电平,第1个跳变沿是上升沿,第2个跳变沿是下降沿CPHA = 0:数据在第1个跳变沿(上升沿)采样时序图如下:2.模式1(CPOL=0 CPOL=1)CPOL = 0:空闲时是低电平,第1个跳变沿是上升沿,第2个跳变沿是下降沿CPHA = 1:数据在第2个跳变沿(下降沿)采样时序图如下:3.模式2(CPOL=1 CPOL=0)CPOL = 1:空闲时是转载 2022-03-10 15:20:18 · 1553 阅读 · 0 评论 -
JESD204B时序仿真
http://blog.sina.com.cn/s/blog_6d10b2c40102xcpr.html为了debug的方便,我在vivado里仿真了jesd204b的接收与发射,知道了正确的码流是怎样的,才能在调试电路板中准确的确定接口的状态。我用了如下图所示的连接方式:tx_tdata用sin函数生成。core reset之后30.98us,tx core才返回reset完成的信号,tx_aresetn拉高,41.96us,rx core才返回reset完成的信号,rx_aresetn拉高。转载 2022-01-24 15:51:05 · 2008 阅读 · 1 评论 -
JESD204B接口和Xilinx IP核学习笔记
JESD204B1、jesd204b概述2、时钟3、JESD时钟计算实例1、jesd204b概述jesd204b是一种基于高速SERDES的ADC/DAC数据传输接口。详细介绍可以参考:https://blog.csdn.net/u013184273/category_10859615.html。初学的时候有好多问题没理清楚,现在记录一下:1、jesd204b分为几个子类,其中subclass 1 支持确定性时延,是最为常用的一个。由于AD/DA一般有多个lane来传输数据,但是每条lane上的时延原创 2022-01-13 20:09:26 · 12308 阅读 · 2 评论 -
Xilinx ip核之FIFO和RAM
根据网上资料和自己理解整合而成,参考文章和代码链接在文章结尾。FIFO和RAM1、 FIFOFIFO是英文First In First Out 的缩写,是一种先进先出的数据缓存器,他与普通存储器的区别是没有外部读写地址线,这样使用起来非常简单,但缺点就是只能顺序写入数据,顺序的读出数据,其数据地址由内部读写指针自动加1完成,不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。FIFO可以用于:(1)跨时钟域多bit传输:读写可以由不同的时钟控制,使用异步FIFO可以在两个不同时钟系统之间快原创 2021-12-13 16:36:45 · 4742 阅读 · 0 评论