JESD204B时序仿真

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已于 2022-01-24 15:57:52 修改

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分类专栏： FPGA 文章标签： fpga开发

于 2022-01-24 15:51:05 首次发布

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http://blog.sina.com.cn/s/blog_6d10b2c40102xcpr.html
为了debug的方便，我在vivado里仿真了jesd204b的接收与发射，知道了正确的码流是怎样的，才能在调试电路板中准确的确定接口的状态。
我用了如下图所示的连接方式：
在这里插入图片描述

tx_tdata用sin函数生成。

core reset之后30.98us，tx core才返回reset完成的信号，tx_aresetn拉高，41.96us，rx core才返回reset完成的信号，rx_aresetn拉高。
tx_aresetn拉高之后，txp/txn开始发射K28.5字符，gt_txdata[31:0]上看到字符就是4个8位的k28.5字符 “BCBCBCBC"， txp上看到的字符是 0011111010 1100000101 0011111010 如此不断重复的k28.5字符。
在72824ns的时候触发一个sysref高电平信号，在72852.1ns的时候sync信号拉高，表示帧同步完成，也就是说，帧同步用了28.1ns。

sync拉高之后，开始ILA过程，TX发射4个多帧信号。
第一个多帧信号以/R/也就是K28.0字符开头，gt_txdata上看到的就是‘1C’字符，如下图：
JESD204B时序仿真

经过32个帧之后，接收到/A/(结束字符）/R/（开始字符）/Q/ ，显示位”7C1C9C", 其中“7C”在上一个32位中高位。
接下来的32个帧之后，接收到/A/ /R/, 32个帧之后，又是/A//R/; 再32个帧之后，接收到/A/。然后TX发送一些乱码。
73212ns的时候，tx_tready拉高，tx开发发送用户数据。
73492.1ns的时候，rx_tvalid拉高，rx开始从rx_tdata[255:0]输出正确的用户数据。
rx_tdata的数据要比tx_tdata的数据延迟3x8=24ns。