Verilog代码与VScode编辑器联合检测语法

1. 首先在 vs code 中安装支持 Verilog 的插件：
   • 在 vs code 的 Extension 中搜索 Verilog，安装如下图所示的插件；
   
   2.Modelsim 语法检查器集成
   Modelsim的安装破解本文不再赘述，可选的Modelsim有与Quartus II集成的ModelsimAltera 和单独的 Modelsim，安装 Quartus II 可以进行简单的仿真和 FPGA 的开发，集成一些
   FPGA 的 IP 等，根据自己的需求进行安装，任意一个软件都可以；

   2.1 Modelsim-Altera 配置
   将 modelsim-Altera 安装目录下的 win32aloem 文件夹加入系统变量，因为要使用其中
   的 vlog.exe 的语法检查功能；

   2.2 Modelsim 配置
   将 modelsim 安装目录下的含有 vlog.exe 的 win64 文件夹加入系统变量
   
   在完成以上之一的配置之后启动 modelsim-Altera 或者 modelsim 软件，因为都是一样
   的，以下统称为 modelsim，启动 modelsim 后创建任意一个新的项目(项目路径不可包含中
   文与非法字符)，如下图：

创建新项目后会在工程路经下下创建一个名为 Default library name 的文件夹，里面将
会包含一个_info 文件，将该目录复制到 vs code 设置中的 Verilog > Linting > Modelsim:
Work 的设置之中，并将 linter 的设置改为 modelsim，如下图

以上就完成了 modelsim 的语法检查和 vs code 的整合，将 vs code 设置成自动保存或
者 Ctrl + S 可以实时地观察到文件的语法错误（但不会显示错误具体是什么）；
在终端利用
vlib work
vlog *.v
两条命令则可以在 Vs code 的命令行进行编译，倘若没有语法错误，基本都可以通过编译