VScode中编写Verilog时,iverilog语法自动纠错功能不起作用
问题:按照教程搭建vscode下Verilog编译环境,发现语法纠错功能一直无效,检查了扩展Verilog-HDL/SystemVerilog/Bluespec SystemVerilog的配置也没有任何问题。
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错误原因:反复检查后发现是因为测试代码是存放在中文路径下的原因。
解决方法:确保代码和工程的路程中不含中文。
代码改为存放在英文路径下后,出现语法问题时,便能自动报错了,但不会即时显示报错,代码改动后需要ctrl+s保存之后才会显示语法是否有问题的报错。
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