【JESD204系列】七、8B10B编码 8B10B编码旨在使传输链路保持直流平衡，从而精简了时钟恢复电路（CDR）的设计，使集成电路设计成本降低。该编码方式还规定了一些特殊控制符，可提供误码监测功能。8b/10b 编解码模块一般和串化器/解串器连接，组成SerDes 接口。
【JESD204系列】六、加解扰模块的设计原理 扰码模块的目的之一是可以避免频谱尖峰，另一个目的是可使频谱数据独立，使电气接口的频谱选择更有效，避免数据错误。然而，扰码模块的使用会使转换器中所有数字模块会产生一些转换噪声。所以，JESD204B 标准的一些模式不使用扰码模式
【JESD204系列】四、JESD204B实现结构 JESD204B 协议每条链路由一个或多个通道组成，每个通道中都含有用来对齐和同步的信息。通过同步和对齐功能，可以在接收端还原出原本的数据结构。下面将对几种典型的应用配置进行说明。
【JESD204系列】五、传输层设计原理 传输层的主要功能是根据用户配置的链路参数，对转换器得到的原始样本数据进行映射，从而产生宽度为8bit 的特定格式数据，并视实际应用情景添加控制位或者尾位，以满足格式需求。
【JESD204系列】三、JESD204B标准分层 JESD204B 作为一种分层规范，在规范中共定义了四个层，分别为应用层，传输层，数据链路层和物理层。各层分别执行各自的对应的功能，最终通过四个层的联合，将数据高速无误的进行传输。
【JESD204系列】二、JESD204概述 在JESD204B 版本中，引入了确定性延时这一关键同步机制，并根据确定性延迟的不同实现方式划分了三个子类。通过实现确定性延迟，系统在两次上电之间，或者重新建立链路的时候，有了一个可以重复的延迟，为系统在处理来自不同时钟域的数据时提供了可重复的确定性的延迟，极大的方便了设计。
Verilog 学习笔记（6）——竞争与冒险、latch、verilog书写规范 本节介绍竞争与冒险及其消除方法，latch产生的原因及避免方法，最后总结verilog要注意的一些书写规范。文章目录6.1 Verilog 竞争与冒险产生原因判断方法代数法卡诺图法消除方法6.2 Verilog 避免 LatchLatch 的含义if 结构不完整case 结构不完整原信号赋值或判断敏感信号列表不完整小结6.3 Verilog 书写规范1）时序电路建模时，用非阻塞赋值2）组合逻辑建模时，用阻塞赋值3）在同一个 always 块中建立时序和组合逻辑模型时，用非阻塞赋值4）在同一个 alw
Verilog 学习笔记（7）——有限状态机 本文介绍有限状态机部分。文章目录6.1 Verilog 状态机状态机类型Moore 型状态机Mealy 型状态机状态机设计流程6.1 Verilog 状态机有限状态机（Finite-State Machine，FSM），简称状态机，是时序电路设计中经常采用的方式，尤其适用于设计数字系统的控制模块，在一些需要控制高速器件的场合，用状态机进行设计是解决问题的一种很好的实现方案，具有速度快，结构简单，可靠性高等优点。用Verilog HDL的case，if-else等语句能很好的描述基于状态机的设计。
Verilog 学习笔记（5）——模块和例化、函数和任务 结构建模方式有 3 类描述语句： Gate（门级）例化语句，UDP (用户定义原语)例化语句和 module (模块) 例化语句。本次主要讲述使用最多的模块级例化语句。文章目录5.1 Verilog 模块与端口模块端口inout 端口仿真5.2 Verilog 模块例化命名端口连接顺序端口连接端口连接规则5.1 Verilog 模块与端口模块模块是 Verilog 中基本单元的定义形式，是与外界交互的接口。模块格式定义如下：module module_name #(parameter_l
Verilog学习笔记（3）——赋值、时序控制 文章目录3.1 Verilog 连续赋值assign 语句连续赋值时延全加器3.2 Verilog 过程结构、赋值和时序控制Verilog 过程结构initial语句always 语句Verilog 过程赋值阻塞赋值非阻塞赋值使用非阻塞赋值避免竞争冒险Verilog 过程时序控制时延控制常规时延内嵌时延事件控制边沿触发事件控制电平敏感事件控制3.1 Verilog 连续赋值assign 语句连续赋值语句是 Verilog 数据流建模的基本语句，用于对 wire 型变量进行赋值。格式如下:assi
Verilog 学习笔记（4）——语句块，多路分支语句、循环语句、连续赋值语句 文章目录4.1 Verilog 条件语句if 语句4.2 Verilog 多路分支语句case语句casex/casez 语句4.3 Verilog 循环语句while 循环for 循环repeat 循环forever 循环4.4 Verilog 过程连续赋值assign, deassignforce, release4.1 Verilog 条件语句if 语句条件（if）语句用于控制执行语句要根据条件判断来确定是否执行。条件语句用关键字 if 和 else 来声明，条件表达式必须在圆括号中。条件
Verilog 学习笔记（2）——基本语法、数值、数据类型、表达式、编译指令 文章目录2.1 Verilog 基础语法格式注释标识符与关键字2.2 Verilog 数值表示数值种类整数数值表示方法实数表示方法字符串表示方法2.3 Verilog 数据类型线网（wire）寄存器（reg）向量整数，实数，时间寄存器变量2.4 Verilog 表达式表达式操作数操作符算术操作符关系操作符等价操作符逻辑操作符按位操作符归约操作符移位操作符拼接操作符条件操作符2.1 Verilog 基础语法格式Verilog 是区分大小写的。格式自由，可以在一行内编写，也可跨多行编写。每个语句必须
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